用于维特比解码器的高速加比选制造技术

一种用于高速维特比解码的比选状态度量值的系统和方法。在加比选(ACS)单元中，通过对比较器决策信号执行布尔操作来产生选择控制信号，并且其用于控制多工器结构。比较器决策信号可以由比较器阵列比较所有可能的状态度量值集合对来并行生成。布尔操作是通过布尔代数预定义的，布尔代数使用决策信号作为变量，并且服从选择标准所施加的限制，例如，选择状态度量值集合的最小值或最大值。布尔操作是由使用基本逻辑门(例如AND，OR或NOT)实现的逻辑模块执行的。结果是，接收输入值集合的多工器结构能够响应于选择控制信号而输出最优值。

【技术实现步骤摘要】
【国外来华专利技术】用于维特比解码器的高速加比选
本公开总地涉及通信系统领域，并且更具体地，涉及通信系统中的维特比解码领域。
技术介绍
在数据通信、数据记录、数字信号处理等领域中，维特比算法通常用于解码卷积编码信号。例如，在通信系统中，可以对从发送器发送的数据符号进行卷积编码，以提高传输可靠性。在传输过程中，信号可能有噪声和由信道失真引入的码间干扰(ISI)。相应地，在接收器处执行纠错解码过程来解码卷积编码的数据符号，并抵消码间干扰(ISI)。一种解码过程包括将接收到的数据序列与理论上可能的传输数据序列持续地进行比较。匹配的级别用作根据最大似然序列估算(MLSE)的决定的基础。更具体地，格子图用于描述编码规则。接收器中的维特比解码器计算度量，以确定格子图中具有最佳路径度量的最佳路径，例如，最高或最低路径度量，这取决于维特比解码器的配置。维特比解码器使用该所选最佳路径来确定经解码的数据序列，并接着将其传递到数据接收器(datasink)。根据维特比算法，导向特定状态的路径的每个路径度量包括在时间上的先状态的路径度量和从这一在先状态导向该特定状态的分支的分支度量。至此为止，为每个状态确定了具有最佳路径度量的路径，在此处称为“幸存路径(survivalpath)”。在每个时间步骤期间，存在与多个不同状态相对应的多个这种幸存路径。因此，路径度量取决于经由一个分支连接至该状态的在先时间步骤的路径度量。一般地，维特比解码器包括用于计算分支度量的分支度量电路、用于计算作为分支度量的函数的路径度量的路径度量电路，以及用于从路径度量集合中选择最佳路径度量的加比选(Add-Compare-Select，ACS)单元。图1示出了根据现有技术的ACS单元中的比选电路100的配置。ACS单元包括用于计算路径度量(或状态度量值)x1-x4的加法器(未示出)，用于比较路径度量x1-x4的比较器101-103以及用于基于比较结果输出x1-x4的最小值的多工器111-113。更具体地，第一级别比较器101和102比较不同的对中的状态度量值x1-x4并输出决策信号s1和s2，每个决策信号指示相应对的较小值。决策信号s1和s2直接用作用于第一级别多工器111和112的选择控制信号。因此，每个第一级别多工器111或112输出相应对(x1，x2)或(x3，x4)的较小的路径度量u1或u2。接着，在第二级别比较器103处比较u1或u2，其产生决策信号u3，用于控制第二级别多工器113以输出u1和u2中较小的一个，或min(x1，x2，x3，x4)。根据这一配置，为了输出4个状态度量x1-x4中的最小值，第一级别比较器101-102、第一级别多工器111-112、第二级别比较器103和第三级别多工器113必须按顺序操作。这一比选算法的顺序性质导致了ACS单元中的不受欢迎的长延迟。一般地，ACS单元是维特比解码器中从计算方面讲最密集的部分，并被认为是解码速度上的主要瓶颈。进一步地，这种ACS单元也占据了最大的芯片面积，并且在解码器中消耗最多的功率。如图1所示，ACS单元的复杂性会以指数形式增加以及增加用于信道编码的各个代码的复杂性。专利技术概要因此，提供具有降低的处理延迟和简单的电路设计的加比选(ACS)单元也将是有利的，并且对于高速维特比解码来说是非常适用的。因此，本公开的实施例采用由对比较器决策信号进行布尔操作所得到的选择控制信号来控制ACS单元中的多工器结构。由比较器阵列比较所有可能的输入值集合对来并行生成决策信号。布尔操作被预定义并且能够通过布尔代数来导出，所述布尔代数使用决策信号作为变量并且遵守由选择标准施加的限制，例如，所述选择标准用于选择输入值集合中的最小值或最大值。布尔操作由使用由AND、OR和NOT组成的基本逻辑门实现的逻辑模块来执行。结果是，接收输入值集合的多工器结构能够响应于选择控制信号根据选择标准来输出最佳值。与如图1所示的传统配置相比，根据本公开的ACS单元使用第一级别的额外的比较器，其与逻辑单元结合，有效地降低或消除对于ACS单元中的高级别的比较-多工的需求。因为所有可能的输入值集合对都被并行比较，所以比较决策信号可以为逻辑单元提供充分的信息以产生选择控制信号，用于使多工器结构输出来自输入值集合的最佳值。由此，序列处理并且因此ACS单元中的全部处理延迟可以显著地并有利地减少。由于简化的设计，ACS单元中的门数目也可以减少。在一些实施例中，逻辑单元被配置为生成用于控制ACS中的多工器结构的所有选择线的选择控制信号。在一些其他实施例中，第一级别多工器用于根据比较决策信号从输入值集合直接输出候选值。与此同时，对决策信号执行布尔操作，以生成用于控制较高级别(upperlevel)多工器的选择控制信号，较高级别多工器相应地从候选值中选择最佳值。由于第一级别多工器和逻辑单元之间的并行操作，ACS单元处的总体延迟也可以进一步减少。此外，由于候选值的数目比输入值小，因此逻辑单元也可以相对简单。在本公开的一个实施例中，一种从以维特比解码的多个状态度量值中选择状态度量值的方法包括：成对地比较多个状态度量值，以产生多个第一决策信号。各个第一决策信号指示来自对应的状态度量值对的所选状态度量值。第一选择信号是通过对多个第一决策信号执行布尔操作来生成的。结果状态度量值是基于第一选择信号从多个状态度量值中选择的。前述为概要，并且因此必然包括简化、概括和省略细节；因此，本领域技术人员将领会到，概要仅是示例性的，并且不意图以任何形式限制。其他的方面、专利技术特征以及本专利技术的优点，如权利要求所单独地定义的，将在下文阐述的非限制性详细描述中变得显而易见。详细描述现在将对本专利技术的优选实施例进行详细的参考，其例子在附图中例示。虽然本专利技术将结合优选实施例进行描述，可以理解的是，它们并不意图将本专利技术限制于这些实施例。与此相反，本专利技术意图覆盖改变、修改和等同物，其将被包括在如所附的权利要求书所限定的本专利技术的精神和范围内。此外，在以下本专利技术的实施例的详细描述中，阐述了许多具体的细节，以提供本专利技术的全面了解。然而，本领域技术人员将认识到，本专利技术可以在没有这些具体细节的情况下实践。在其他情况下，没有详细描述众所周知的方法、过程、组件和电路，以免非必要地模糊本专利技术的实施例的方面。虽然为了清晰的目的，方法可以被描述为一系列编号的步骤，但是编号并不一定决定步骤的顺序。应该理解的是，某些步骤可以跳过、并行执行、或不需要保持序列的严格顺序执行。示出本专利技术实施例的附图是半图解的，并且不按比例，特别地，一些维度是为了展示的清晰，并在图中被放大示出。同样，虽然附图中的视图为了便于描述的目的示出了相似的方位，图中的这一描绘大部分是任意的。一般来说，本专利技术可以在任何方位上进行操作。附图说明通过阅读下面的详细描述，结合附图，本专利技术的实施例将被更好地理解，附图中相似的参考字符指定相似的元件，并且其中：图1例示了根据现有技术的加比选(ACS)单元中的比选元件；图2A例示了根据本公开的实施例的被配置为从四个输入值中选择最小值的示例性比选组件200的配置；图2B是根据本公开的实施例的描绘了根据预定义的标准从N个状态度量值中比较和选择的示例性方法的流程图；图3A例示了根据本公开的实施例的被配置为从四个输入值中选择最本文档来自技高网...

【技术保护点】
1.一种从以维特比解码的多个状态度量值中选择状态度量值的方法，所述方法包括：成对地比较所述多个状态度量值，以产生多个第一决策信号，其中各个第一决策信号指示来自相应的状态度量值对的所选状态度量值；通过对所述多个第一决策信号执行布尔操作来生成第一选择信号；以及基于所述第一选择信号，从所述多个状态度量值中选择结果状态度量值。

【技术特征摘要】
【国外来华专利技术】2015.12.07 US 14/961,2281.一种从以维特比解码的多个状态度量值中选择状态度量值的方法，所述方法包括：成对地比较所述多个状态度量值，以产生多个第一决策信号，其中各个第一决策信号指示来自相应的状态度量值对的所选状态度量值；通过对所述多个第一决策信号执行布尔操作来生成第一选择信号；以及基于所述第一选择信号，从所述多个状态度量值中选择结果状态度量值。2.根据权利要求1所述的方法，其中：所述各个第一决策信号指示在所述相应的状态度量值对之间较小的值，并且其中所述结果状态度量值是所述多个状态度量值中的最小值。3.根据权利要求1所述的方法，其中所述第一选择信号包括多个比特，其中所述生成包括通过对所述多个第一决策信号执行所述布尔操作来生成所述第一选择信号的各个比特，并且其中所述选择包括：提供所述第一选择信号给被配置为接收所述多个状态度量值作为输入的多工器的选择线；以及从所述多工器输出所述结果状态度量值。4.根据权利要求1所述的方法，其中所述比较包括比较所有可能的对中的所述多个状态度量值。5.根据权利要求1所述的方法，进一步包括：将所述多个状态度量值的所选对馈送到多个第一2∶1多工器的输入；并行于所述生成所述第一选择信号，将从所述比较得到的并且关联于所述所选对的第一决策信号发送到所述多个第一2∶1多工器的选择线；以及从所述多个第一2∶1多工器输出第一候选状态度量值。6.根据权利要求5所述的方法，其中所述选择所述结果状态度量值包括：将所述第一候选状态度量值馈送到多工器结构的输入；将所述第一选择信号发送到所述多工器结构的选择线；以及从所述多工器结构输出所述结果度量值。7.根据权利要求6所述的方法，其中所述多工器结构包括2∶1多工器的层级，并且其中所述多工器结构的每个选择线对应于所述第一选择信号的各个比特。8.根据权利要求5所述的方法，其中所述选择所述结果状态度量值包括：将所述第一候选状态度量值馈送到多个第二2∶1多工器的输入；将所述第一选择信号发送到所述多个第二2∶1多工器的选择线；从所述多个第二多工器输出第二候选状态度量值；成对地比较所述第二候选状态度量值以生成第二决策信号；以及基于施加于所述第二决策信号的布尔操作从所述第二候选度量值中选择所述结果状态度量值。9.一种用于高速维特比解码器的加比选(ACS)单元，所述ACS单元包括：多个第一比较器，被配置为：成对地比较多个状态度量值；以及产生多个第一决策信号；逻辑电路，耦连至所述多个第一选择器，并且所述逻辑电路被配置为：对所述多个第一决策信号执行布尔操作；以及产生第一选择信号；以及多工器结构，被配置为：接收所述多个状态度量值作为输入；以及输出结果状态度量值，其中所述多工器结构的选择线被所述第一选择信号控制。10.根据权利要求9所述的ACS单元，其中：所述多个状态度量值包括N个值；所述多个第一比较器包括个比较器；所述多工器结构包括N∶1多工器；并且所述第一选择信号的每个比特由对所述多个第一决策信号执行布尔操作来生成。11.根据权利要求9所述的ACS单元，其中所述多工器结构包括多工器的层级，其中所述层级包括：在根级别上的第一2∶1多工器，并且被配置为：接收所述多个状态度量值作为输入；以及响应于所述多个第一决策信号的选择控制输出第一候选度量值；以及较高级别多工器，被配置为响应于所述第一选择信号的选择控制输出所述结果状态度量值。12.根据权利要求11所述的ACS单元，其中所述布尔操作是与所述...

【专利技术属性】
技术研发人员：Y·阿藏科，B·蔡德尔，
申请(专利权)人：MACOM连接解决有限公司，
类型：发明
国别省市：美国,US