基于PCIE接口的高速安全芯片架构和高速的数据处理方法技术

本发明专利技术公开了一种基于PCIE接口的高速安全芯片架构和高速的数据处理方法。所述高速安全芯片架构将总线、CPU、安全存储单元、DMA、密码运算单元以及高速PCIE接口单元均集成在一个芯片上。只需要使用一颗芯片就可以完成安全芯片的全部功能。所述基于PCIE接口的高速安全芯片架构具有集成度高、面积小、成本低、功耗低的优点。

【技术实现步骤摘要】
基于PCIE接口的高速安全芯片架构和高速的数据处理方法
本专利技术涉及安全芯片设计领域，特别涉及一种基于PCIE接口的高速安全芯片架构和高速的数据处理方法。
技术介绍
进入网络时代后，信息的保护成为人们日益关注的话题，因此加密产品应用广泛。目前既有硬件形式的加密产品，又有软件形式的加密产品。硬件形式的加密产品应用于诸如安全网关、加密机和服务器等等。一些软件形式的加密产品基于CPU(中央处理器)的软件进行加密算法。在加密速度方面，由于加密算法含有很多大量数据的复杂运算，常常是高强度的计算任务，微处理器对此效率不高。在运行稳定性能方面，软件加密算法会由于程序的不确定问题而跑飞，硬件运行的稳定性则要高出许多。随着信息化的发展，数据越来越多，那么对加解密性能的要求越来越高，希望既要速度快还要能够处理大量数据，因而硬件形式加密是目前重点的研究方向。目前硬件加密产品大多采用机内总线卡加密方式，即PCIE(peripheralcomponentinterconnectexpress，周边装置互连高速)总线卡加密方式，PCIE是因特尔提出的新一代的总线和接口标准。其通信速率能达Gbps量级。集成在安全网关、加密机或服务器的密码产品都是通过PCIE接口与主机进行通信的。随着用户对数据加解密性能要求的提高，加密算法的性能加强，出现了一种带PCIE金手指的PCIE密码卡。图1是根据现有技术的一种PCIE密码卡板级架构。如图1所示，该带PCIE金手指的PCIE密码卡在PCB板(印制电路板)上集成了CPU处理器芯片(也可由FPGA芯片实现)、PCIE通信芯片、存储芯片(MEM)以及加解密专用芯片(ALOG)(也可由FPGA芯片实现)的架构方式，这些架构形式有一个共同点就是都需要多款分立专用芯片或FPGA芯片实现其不同功能。该架构在一个PCB板卡上集成多颗芯片，通过全硬件的方式提升了密码卡的运算性能，但是面积大，成本高，并且芯片之间的布线会引入复杂度高、安全性差、可靠性差的问题。公开于该
技术介绍
部分的信息仅仅旨在增加对本专利技术的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
技术实现思路
本专利技术的目的在于提供一种基于PCIE接口的高速安全芯片架构和高速的数据处理方法，只需要使用一颗芯片就可以完成安全芯片的全部功能。具有集成度高、面积小、成本低、功耗低的优点。为实现上述目的，本专利技术提供了一种基于PCIE接口的高速安全芯片架构和高速的数据处理方法，将总线、CPU、安全存储单元、直接访问控制单元DMA、密码运算单元、接口单元均集成在一个芯片上。总线用于传输数据和指令。CPU与所述总线连接用于处理数据以及执行指令。安全存储单元与所述总线连接，用于存储数据和指令。直接访问控制单元DMA与所述总线连接，用于直接在安全存储单元存取数据。密码运算单元与所述总线连接，用于对数据进行加解密运算或哈希运算。接口单元包括1个或多个高速PCIE接口单元，用于输入和输出数据。在一优选的实施方式中，所述CPU内配置紧耦合存储器CCMRAM以及高速缓冲存储器Cache。在一优选的实施方式中，所述高速PCIE接口单元内配置PCIEDMA；所述安全存储单元包括多个随机存储器RAM、1个或多个只读存储器ROM、多个片外存储控制单元EMI、1个或多个非易失性存储器NVM。在一优选的实施方式中，所述总线为AXI-AHB-APB的3级总线架构，所述AHB总线包括指令总线IBUS和数据总线DBUS，所述AXI总线与AHB总线之间具有AHB2AXI桥接单元和AXI2AHB桥接单元，所述AHB总线与所述APB总线之间具有AHB2APB桥接单元；所述AXI总线上连接所述高速PCIE接口单元、1个或多个AXIRAM、1个或多个AXIEMI、1个或多个AXIDMA；以及所述AHB总线中的IBUS总线上连接CPU、1个或多个AHBROM、1个或多个AHBRAM、1个或多个AHBEMI、1个或多个AHBNVM，且所述AHB总线中的DBUS总线上连接CPU、1个或多个AHBDMA、1个或多个AXIDMA、密码运算单元、AHB2AXI桥接单元、AXI2AHB桥接单元、以及AHB2APB桥接单元。在一优选的实施方式中，所述密码运算单元包括：对称算法模块、非对称算法模块和哈希运算模块。分别进行对称加解密算法、非对称加解密算法以及哈希运算。在一优选的实施方式中，所述高速安全芯片对数据进行高速处理包括：步骤1，PCIE接口输入数据流；步骤2，PCIEDMA将数据存入AXIRAM中；步骤3，CPU对AXIRAM中的数据进行解析；步骤4，若解析到该数据为第一类型数据，则CPU配置AXIDMA将AXIRAM中的数据通过AXI总线存入相应算法模块的先入先出队列中，数据准备好后，CPU配置并启动相应算法模块，所述算法模块处理完毕后，CPU配置AXIDMA通过AXI总线将先入先出队列中的数据存入AXIRAM内；若解析到该数据为第二类型数据，则CPU配置AXIDMA将AXIRAM中的数据要进行对称算法加解密或哈希运算，则CPU通过AHB2AXI桥接单元将数据经过DBUS总线存入非对称算法模块中，数据准备好后，CPU会配置并启动相应算法模块，待算法模块处理完毕后，CPU将数据经DBUS总线存入AXIRAM中；以及步骤5，CPU对AXIRAM中的数据进行组帧后通过PCIE接口输出。在一优选的实施方式中，所述高速安全芯片架构的接口单元还包括USB接口、串行外设接口SPI、通用一步收发传输器接口UART、集成电路总线接口IIC、高速通用输入输出接口GPIO、ISO7816接口，所述USB接口和GPIO接口均连接在AHB总线上，所述SPI、UART、IIC、ISO7816接口均连接在APB总线上。在一优选的实施方式中，在IBUS总线上，CPU是主单元；在DBUS总线上，CPU、USB、AHBDMA、AXI2AHB桥接单元是主单元。在一优选的实施方式中，所述高速安全芯片架构还包括：加解密模块MEM-ENC及校验模块MEM-CHK以及轻量级加解密模块LENC。加解密模块MEM-ENC及校验模块MEM-CHK集成在AHB总线上的安全存储器中，AHB总线上的安全存储器中的所有存储数据均经过加密及校验处理。轻量级加解密模块LENC经过轻量级加解密模块LENC进入所述运算单元从而增加芯片数据的安全性。在一优选的实施方式中，所述高速安全芯片架构还包括安全控制单元AMU，其连接在AHB总线上，用于监测安全芯片的电路，当电路异常时发出警告标志且对敏感数据进行擦除或对电路直接复位。与现有技术相比，根据本专利技术的基于PCIE接口的高速安全芯片架构具有如下有益效果：所述基于PCIE接口的高速安全芯片架构是在一颗芯片内集成了CPU、安全存储单元、高速接口单元、密码运算单元等，属于片上系统的设计范畴。所述基于PCIE接口的高速安全芯片架构是一种高度集成化的模式，其性能达到Gbps量级，并且具有集成度高、面积小、成本低、功耗低以及可靠性高的优点。附图说明图1是根据现有技术的一种PCIE密码卡板级架构的示意图。图2是根据本专利技术一实施方式的基于PCIE接口的高速安全芯片架构的示意图。具体实施方式下面结本文档来自技高网...

【技术保护点】
1.一种基于PCIE接口的高速安全芯片架构，高速安全芯片用于对数据进行高速处理，其特征在于，包括：总线，用于传输数据和指令；CPU，与所述总线连接，用于处理数据以及执行指令；安全存储单元，与所述总线连接，用于存储数据和指令；直接访问控制单元DMA，与所述总线连接，用于直接在安全存储单元存取数据；密码运算单元，与所述总线连接，用于对数据进行加解密运算或哈希运算；以及接口单元，包括1个或多个高速PCIE接口单元，用于输入和输出数据，其中，所述总线、CPU、安全存储单元、DMA、密码运算单元以及接口单元均集成在一个芯片上。

【技术特征摘要】
1.一种基于PCIE接口的高速安全芯片架构，高速安全芯片用于对数据进行高速处理，其特征在于，包括：总线，用于传输数据和指令；CPU，与所述总线连接，用于处理数据以及执行指令；安全存储单元，与所述总线连接，用于存储数据和指令；直接访问控制单元DMA，与所述总线连接，用于直接在安全存储单元存取数据；密码运算单元，与所述总线连接，用于对数据进行加解密运算或哈希运算；以及接口单元，包括1个或多个高速PCIE接口单元，用于输入和输出数据，其中，所述总线、CPU、安全存储单元、DMA、密码运算单元以及接口单元均集成在一个芯片上。2.根据权利要求1所述的基于PCIE接口的高速安全芯片架构，其特征在于，所述CPU内配置紧耦合存储器CCMRAM以及高速缓冲存储器Cache。3.根据权利要求2所述的基于PCIE接口的高速安全芯片架构，其特征在于，所述高速PCIE接口单元内配置PCIEDMA；所述安全存储单元包括多个随机存储器RAM、1个或多个只读存储器ROM、多个片外存储控制单元EMI、1个或多个非易失性存储器NVM。4.根据权利要求3所述的基于PCIE接口的高速安全芯片架构，其特征在于，所述总线为AXI-AHB-APB的3级总线架构，所述AHB总线包括指令总线IBUS和数据总线DBUS，所述AXI总线与AHB总线之间具有AHB2AXI桥接单元和AXI2AHB桥接单元，所述AHB总线与所述APB总线之间具有AHB2APB桥接单元；所述AXI总线上连接所述高速PCIE接口单元、1个或多个AXIRAM、1个或多个AXIEMI、1个或多个AXIDMA；所述AHB总线中的IBUS总线上连接CPU、1个或多个AHBROM、1个或多个AHBRAM、1个或多个AHBEMI、1个或多个AHBNVM，且所述AHB总线中的DBUS总线上连接CPU、1个或多个AHBDMA、1个或多个AXIDMA、密码运算单元、AHB2AXI桥接单元、AXI2AHB桥接单元、以及AHB2APB桥接单元。5.根据权利要求4所述的基于PCIE接口的高速安全芯片架构，其特征在于，所述密码运算单元包括：对称算法模块，采用对称算法进行加解密；非对称算法模块，采用非对称算法进行加解密或签名验证；以及哈希运算模块，用于进行哈希运算。6.根据权利要求4所述...

【专利技术属性】
技术研发人员：刘亮，陈奎林，唐晓柯，赵东艳，张海峰，冯曦，胡毅，谭浪，李娜，金锐，
申请(专利权)人：北京智芯微电子科技有限公司，国网信息通信产业集团有限公司，国家电网有限公司，国网新疆电力有限公司检修公司，
类型：发明
国别省市：北京,11