一种隔离高压输入的传输门电路制造技术

本发明专利技术提供一种结构简单、可靠性高的隔离高压输入的传输门电路，属于电子电路技术领域。传输门电路包括NMOS管M1、PMOS管M2和N级上拉电路，NMOS管M1的漏极/源极与传输门电路的输入VIN连接；NMOS管M1的源极/漏极与PMOS管M2的源极连接，同时与传输门电路的输出VOUT连接，NMOS管M1和PMOS管M2的栅极通相反的电压控制信号；所述N级上拉电路串联连接在输入VIN与PMOS管M2的漏极之间，用于当传输门电路处于断开状态时，使PMOS管M2的漏极电压和电压VDD相同，N为大于1的正整数在实现相同隔离效果的情况下，每多加一级上拉电路，则可以有效降低上拉电路中PMOS管的尺寸。

A transmission gate circuit with isolated high voltage input

The invention provides a transmission gate circuit with simple structure and high reliability, and belongs to the technical field of electronic circuits. The transmission gate circuit includes NMOS transistor M1, PMOS transistor M2 and N-level pull-up circuit, and the drain/source of NMOS transistor M1 is connected with the input VIN of the transmission gate circuit; the source/drain of NMOS transistor M1 is connected with the source of PMOS transistor M2, and is connected with the output VOUT of the transmission gate circuit; and the voltage control signal of NMOS transistor M1 and PMOS transistor M2 is on the opposite gate; The stage pull-up circuit is connected in series between the drain of the input VIN and the PMOS transistor M2. It is used to make the drain voltage and the voltage VDD of the PMOS transistor M2 the same when the transmission gate circuit is disconnected. If the positive integer with N greater than 1 achieves the same isolation effect, each additional stage pull-up circuit can effectively reduce the PMO in the pull-up circuit. S tube size.

【技术实现步骤摘要】
一种隔离高压输入的传输门电路
本专利技术涉及一种传输门电路,特别涉及一种隔离高压输入的传输门电路,属于电子电路

技术介绍
在传统的电路中，PMOS管和NMOS管一起可以组成传输门，如图1所示。图中CLK和为电压相反的信号，即当CLK为高电压时，为低电压，反之亦然。当CLK为低电压时，传输门导通；当CLK为高电压时，传输门断开。CLK的高电压一般等于芯片的供电电压，比如为5V。在实际应用过程中，常出现输入VIN高压的现象，比如8V，此时传统的传输门无法实现断开功能。因为当输入VIN上的电压高于PMOS管电压域电压后，即使传输门处于断开状态，但其中的PMOS管却关不断，VIN还是会通过传输门影响到输出VOUT的值。此时传输门就失去了作为开关的关的作用。针对上述技术问题，现有技术常规的解决办法是将PMOS管的电压域增加，使得输入VIN上的电压值不高于PMOS管电压域的电压。这样当传输门处于断开状态时，传输门可以正常关断，输入VIN上的高电压不会通过传输门影响到输出VOUT上的电压信号。但是该方法仍存在局限性：抬高PMOS管的电压域会使得电路的复杂性增加，不仅会增加电路成本，而且还会导致电路的可靠性降低。
技术实现思路
针对上述问题,本专利技术提供一种结构简单、可靠性高的隔离高压输入的传输门电路。本专利技术的一种隔离高压输入的传输门电路，所述传输门电路包括NMOS管M1和PMOS管M2，NMOS管M1的漏极/源极与与传输门电路的输入VIN连接；NMOS管M1的源极/漏极与PMOS管M2的源极连接，同时与传输门电路的输出VOUT连接，NMOS管M1和PMOS管M2的栅极控制信号相位相反；所述传输门电路还包括N级上拉电路，所述N级上拉电路串联连接在输入VIN与PMOS管M2的漏极之间，用于当传输门电路处于断开状态时，使PMOS管M2的漏极电压和电压VDD相同，N为大于1的正整数。优选的是，每级上拉电路由第一PMOS管和第二PMOS管组成；第一PMOS管的源极接电压VDD，第一PMOS管的漏极与第二PMOS管的源极连接，且作为该级上拉电路的一个连接端，第二PMOS管的漏极为该级上拉电路的另一个连接端，所述第一PMOS管和第二PMOS管的栅极控制信号相位相反，第二PMOS管与NMOS管M1的栅极控制信号相位相反。优选的是，当N等于2时，a1/a2＞0.5，a1表示第一PMOS管的沟道宽度和长度的比值，a2表示第二PMOS管的沟道宽度和长度的比值。优选的是，当N等于3时，a1/a2＞0.025，a1表示第一PMOS管的沟道宽度和长度的比值，a2表示第二PMOS管的沟道宽度和长度的比值。优选的是，所述输入VIN的电压小于10V，进一步优选地，所述输入VIN电压为5-8V。本专利技术的有益效果在于，本专利技术加入了多级上拉电路，使本专利技术的传输门电路处于断开状态时，传输门电路可以正常关断，输入VIN上的高电压不会通过传输门影响到输出VOUT上的电压信号，所以本专利技术改进后的传输门电路对输入的高压有很好的阻隔特性，增加了可靠性，且本专利技术结构简单，成本低。在实现相同隔离效果的情况下，每多加一级上拉电路，则可以有效降低上拉电路中PMOS管的尺寸。附图说明图1为现有的传输门电路的电气原理示意图；图2为本专利技术具体实施方式中带有两级上拉PMOS的传输门电路的电气原理示意图；图3为图2的等效电路；图4为本专利技术具体实施方式中带有三级上拉PMOS的传输门电路的电气原理示意图；图5为现有的传输门电路隔离高压输入VIN仿真实验；图6为本专利技术具体实施方式中带有两级上拉PMOS的传输门电路隔离高压输入VIN仿真实验；图7为本专利技术具体实施方式中带有三级上拉PMOS的传输门电路隔离高压输入VIN仿真实验。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本专利技术保护的范围。需要说明的是，在不冲突的情况下，本专利技术中的实施例及实施例中的特征可以相互组合。下面结合附图和具体实施例对本专利技术作进一步说明，但不作为本专利技术的限定。结合图1说明本实施方式，本实施方式所述的隔离高压输入的传输门电路，所述传输门电路包括NMOS管M1、PMOS管M2和N级上拉电路，NMOS管M1的漏极/源极与与传输门电路的输入VIN连接；NMOS管M1的源极/漏极与PMOS管M2的源极连接，同时与传输门电路的输出VOUT连接，NMOS管M1和PMOS管M2的栅极控制信号相位相反；本实施方式的N级上拉电路串联连接在输入VIN与PMOS管M2的漏极之间，用于当传输门电路处于断开状态时，使PMOS管M2的漏极电压和电压VDD相同，N为大于1的正整数，本实施方式对输入的高压有很好的阻隔特性，可靠性增加；优选实施例中，每级上拉电路由第一PMOS管和第二PMOS管组成；每级上拉电路由第一PMOS管和第二PMOS管组成；第一PMOS管的源极接电压VDD，第一PMOS管的漏极与第二PMOS管的源极连接，且作为该级上拉电路的一个连接端，第二PMOS管的漏极为该级上拉电路的另一个连接端，所述第一PMOS管和第二PMOS管的栅极控制信号相位相反，第二PMOS管与NMOS管M1的栅极控制信号相位相反。当N等于2时，如图2所示，本实施方式为带有两级上拉PMOS的传输门电路，第一级上拉电路包括PMOS管M5和PMOS管M6，第二级上拉电路包括PMOS管M3和PMOS管M4；PMOS管M5的源极和PMOS管M3的源极同时接电压VDD；PMOS管M6的漏极接传输门电路的输入VIN，PMOS管M5的漏极与PMOS管M6的源极和PMOS管M4的漏极同时连接；PMOS管M3的漏极与PMOS管M4的源极和PMOS管M2的漏极同时连接；PMOS管M5和PMOS管M6的栅极控制信号相位相反，PMOS管M3和PMOS管M4的栅极控制信号相位相反。PMOS管M5的栅极，PMOS管M3的栅极和NMOS管M1的栅极控制信号相位相同。带有两级上拉PMOS的传输门电路的工作原理为：图2中的PMOS管均工作在VDD电压域，比如VDD为5V，当传输门电路处于断开状态时，PMOS管M3和PMOS管M5导通，具有较强的上拉能力，其余MOS管均处于关闭状态。当输入VIN为高电压，比如8V，超过VDD电压阈值时，PMOS管M6和PMOS管M4均处于弱导通状态，此时设计PMOS管M3和PMOS管M5具有较强的上拉能力，这样可使得A点电位接近VDD，则此时PMOS管M2相当于断开状态，A点对VOUT的影响很小，可以忽略不计。图2的原理可以等效为图3所示。PMOS管M3、PMOS管M4、PMOS管M5和PMOS管M6分别等效为电阻R3、R4、R5和R6，则A点的电压为因为PMOS管M5的驱动能力远大于PMOS管M6，PMOS管M3的驱动能力远大于PMOS管M4，等效为电阻R5远大于电阻R6，电阻R3远大于电阻R4，则VA近似等于VDD，该电压和NMOS管M1的栅极电压几乎相同，可以使得PMOS管M2关闭，所以此时的PMOS管M2在A点和VOUT之间相当于断开，A点几本文档来自技高网...

【技术保护点】
1.一种隔离高压输入的传输门电路，所述传输门电路包括NMOS管M1和PMOS管M2，NMOS管M1的漏极/源极与传输门电路的输入VIN连接；NMOS管M1的源极/漏极与PMOS管M2的源极连接，同时与传输门电路的输出VOUT连接，NMOS管M1和PMOS管M2的栅极控制信号相位相反；其特征在于，所述传输门电路还包括N级上拉电路，所述N级上拉电路串联连接在输入VIN与PMOS管M2的漏极之间，用于当传输门电路处于断开状态时，使PMOS管M2的漏极电压和电压VDD相同，N为大于1的正整数。

【技术特征摘要】
1.一种隔离高压输入的传输门电路，所述传输门电路包括NMOS管M1和PMOS管M2，NMOS管M1的漏极/源极与传输门电路的输入VIN连接；NMOS管M1的源极/漏极与PMOS管M2的源极连接，同时与传输门电路的输出VOUT连接，NMOS管M1和PMOS管M2的栅极控制信号相位相反；其特征在于，所述传输门电路还包括N级上拉电路，所述N级上拉电路串联连接在输入VIN与PMOS管M2的漏极之间，用于当传输门电路处于断开状态时，使PMOS管M2的漏极电压和电压VDD相同，N为大于1的正整数。2.根据权利要求1所述的隔离高压输入的传输门电路，其特征在于，每级上拉电路由第一PMOS管和第二PMOS管组成；第一PMOS管的源极接电压VDD，第一PMOS管的漏极与第二PMOS管的源极连接，且作...

【专利技术属性】
技术研发人员：张金弟，朱乐永，杨磊，章良，王铭义，刘松强，林啸，
申请(专利权)人：上海芯圣电子股份有限公司，
类型：发明
国别省市：上海,31