半导体结构及其制造方法技术

一种半导体结构，包括一基板和多个次阵列结构，次阵列结构设置在基板上并通过多个沟槽彼此分离。此种半导体结构包括多个存储单元构成的一三维阵列。该些存储单元包括多个存储单元群，分别设置在次阵列结构中。此种半导体结构还包括多个支撑柱和多个导电柱，设置在沟槽中。每一沟槽中的支撑柱和导电柱在沟槽的一延伸方向上交替配置。此种半导体结构还包括多个导电线，设置在沟槽中，并位于支撑柱和导电柱上。每一导电线连接位于其下方的导电柱。

Semiconductor structure and manufacturing method thereof

A semiconductor structure comprises a substrate and a plurality of subarray structures arranged on the substrate and separated from each other through a plurality of grooves. The semiconductor structure includes a three dimensional array composed of a plurality of memory cells. The storage units include multiple memory cell groups, which are arranged in the secondary array structure. The semiconductor structure also comprises a plurality of supporting columns and a plurality of conductive posts, which are arranged in the trench. The supporting columns and the conductive posts in each trench are alternately arranged in an extension direction of the trench. The semiconductor structure also comprises a plurality of conductive wires arranged in a groove and on a support column and a conductive column. Each conductor is connected to the conductive column below it.

【技术实现步骤摘要】
半导体结构及其制造方法
本专利技术是关于一种半导体结构及其制造方法。本专利技术特别是关于一种包括存储单元的半导体结构及其制造方法。
技术介绍
为了减少体积、降低重量、增加功率密度和改善可携带性等等理由，发展出了三维的(3-D)半导体结构。此外，半导体装置中的元件和空间持续地被缩减。这可能导致一些问题。例如，在3-D存储装置的工艺中，可能为了存储单元和/或其他元件的建造而形成具有高深宽比的堆叠。这样的堆叠可能会因其高深宽比而弯曲或倒塌。因此，仍希望对于半导体结构及其制造方法有各种不同的改善。
技术实现思路
本专利技术是关于半导体结构及其制造方法，特别是关于包括存储单元的半导体结构及其制造方法。根据一些实施例，一种半导体结构包括一基板和多个次阵列结构，次阵列结构设置在基板上并通过多个沟槽彼此分离。此种半导体结构包括多个存储单元构成的一三维阵列。该些存储单元包括多个存储单元群，分别设置在次阵列结构中。此种半导体结构还包括多个支撑柱和多个导电柱，设置在沟槽中。该些沟槽的每一个中的支撑柱和导电柱在沟槽的一延伸方向上交替配置。此种半导体结构还包括多个导电线，设置在沟槽中，并位于支撑柱和导电柱上。该些导电线的每一个连接位于其下方的导电柱。根据一些实施例，一种半导体结构的制造方法包括下列步骤。首先，提供一起始结构。起始结构包括一基板和形成在基板上的一初步阵列结构。初步阵列结构包括一堆叠和穿过堆叠的多个主动结构。该些主动结构的每一个包括一通道层和形成在通道层和堆叠之间的一存储层。在配置成用于将初步阵列结构分离成多个次阵列结构的多个沟槽的多个预定沟槽位置形成多个支撑柱。该些预定沟槽位置的每一个中的支撑柱彼此分离。接着，在预定沟槽位置形成多个导电柱，使得该些预定沟槽位置的每一个中的导电柱和支撑柱在预定沟槽位置的一延伸方向上交替配置。在支撑柱和导电柱上形成多个导电线。为了对本专利技术的上述及其他方面有更好的了解，下文特举实施例，并配合所附附图详细说明如下：附图说明图1A～图1C绘示根据实施例的一种半导体结构。图2A～图13C绘示根据实施例的一种半导体结构的制造方法。【符号说明】102：基板104：埋层108：堆叠110：导电层112：高介电常数介电层114：导电芯层116：绝缘层118：硬屏蔽层120：主动结构122：通道层124：存储层126：绝缘材料128：导电接垫130：存储单元132：层间介电层140：次阵列结构150：沟槽152：支撑柱153：导电柱154：导电中央部分156：绝缘衬层158：导电线208：堆叠210：牺牲层212：高介电常数介电层216：绝缘层218：硬屏蔽层232：层间介电层250：预定沟槽位置252：支撑柱253：导电柱254：导电中央部分256：绝缘衬层272：第一开口274：光刻胶层276：孔洞278：第二开口具体实施方式以下将配合所附附图对于各种不同的实施例进行更详细的说明。所附附图只用于描述和解释目的，而不用于限制目的。为了清楚起见，元件可能并未依照实际比例绘示。此外，可能从附图中省略一些元件和/或元件符号。可以预期的是，一实施例中的元件和特征，能够被有利地纳入于另一实施例中，无需进一步的阐述。根据实施例的一种半导体结构包括一基板和多个次阵列结构，次阵列结构设置在基板上并通过多个沟槽彼此分离。此种半导体结构包括多个存储单元构成的一三维阵列。该些存储单元包括多个存储单元群，分别设置在次阵列结构中。此种半导体结构还包括多个支撑柱和多个导电柱，设置在沟槽中。每一沟槽中的支撑柱和导电柱在沟槽的一延伸方向上交替配置。此种半导体结构还包括多个导电线，设置在沟槽中，并位于支撑柱和导电柱上。每一导电线连接位于其下方的导电柱。请参照图1A～图1C，其示出这样的一半导体结构。在所附附图中，为了便于理解，半导体结构被绘示成3-D垂直通道与非(NAND)存储结构。所述半导体结构包括一基板102。基板102可包括形成在其中和/或其上的结构和元件等等。例如，基板102可包括设置在其上的一埋层104。所述半导体结构包括多个次阵列结构140，设置在基板102上。该些次阵列结构140通过多个沟槽150彼此分离。根据一些实施例，每一次阵列结构140可包括一堆叠108和穿过堆叠108的一或多个主动结构。虽然图1A～图1C绘示每一存储单元群包括二列的主动结构120的例子，实施例并不受限于此。堆叠108包括交替堆叠的多个导电层110和多个绝缘层116。在一些实施例中，每一导电层110包括二个高介电常数介电层112和设置在其间的一导电芯层114，如图1B所示。在这样的例子中，导电芯层114可由一金属材料形成。二个高介电常数介电层112可彼此连接。在一些其他的实施例中，每一导电层110可由单一层构成。在这样的例子中，导电芯层114可由掺杂多晶硅形成。在一些实施例中，堆叠108还包括一硬屏蔽层118，设置在导电层110和绝缘层116上。根据一些实施例，每一主动结构120可形成为柱状型态。在这样的例子中，每一主动结构120可包括一通道层122和设置在通道层122和堆叠108之间的一存储层124。在一些实施例中，每一主动结构120还包括一绝缘材料126，填充到由通道层122所形成的空间。在一些实施例中，每一次阵列结构140还包括一或多个导电接垫128，分别耦接到一或多个主动结构120。在一些实施例中，每一次阵列结构140还包括一层间介电层132，设置在堆叠108上。根据一些实施例，次阵列结构140可具有高深宽比。所述半导体结构包括多个支撑柱152和多个导电柱153，设置在沟槽150中。每一沟槽150中的支撑柱152和导电柱153在沟槽150的一延伸方向(附图中的X方向)上交替配置。根据一些实施例，支撑柱152可由一绝缘材料形成，例如由一氧化物材料形成。根据一些实施例，每一导电柱153可包括一导电中央部分154和环绕导电中央部分154的一绝缘衬层156。所述半导体结构还包括多个导电线158，设置在沟槽150中，并位于支撑柱152和导电柱153上。每一导电线158连接位于其下方的导电柱153。在一些实施例中，导电线158和导电柱153是由相同的材料形成。所述半导体结构包括多个存储单元130构成的一三维阵列。该些存储单元130包括多个存储单元群(附图中未加以指示)，分别设置在次阵列结构140中。更具体地说，设置在次阵列结构140的每一个中的存储单元群的存储单元130，能够通过堆叠108的导电层110和所述一或多个主动结构120之间的交点来定义。根据一些实施例，次阵列结构140的堆叠108的导电层110可配置成用于字线，次阵列结构140的导电接垫128可配置成用于位线，导电柱153和导电线158可配置成用于共同源极线。现在说明根据实施例的一种半导体结构的制造方法。其包括下列步骤。首先，提供一起始结构。起始结构包括一基板和形成在基板上的一初步阵列结构。初步阵列结构包括一堆叠和穿过堆叠的多个主动结构。每一主动结构包括一通道层和形成在通道层和堆叠之间的一存储层。在配置成用于将初步阵列结构分离成多个次阵列结构的多个沟槽的多个预定沟槽位置形成多个支撑柱。每一预定沟槽位置中的支撑柱彼此分离。接着，在预定沟槽位置形成多个导电柱，使得每一预定沟槽位置中的导电柱和支撑本文档来自技高网...

【技术保护点】
1.一种半导体结构，其特征在于，包括：一基板；多个次阵列结构，设置在该基板上，并通过多个沟槽彼此分离；多个存储单元构成的一三维阵列，其中该些存储单元包括多个存储单元群，分别设置在该些次阵列结构中；多个支撑柱和多个导电柱，设置在该些沟槽中，其中该些沟槽的每一个中的该些支撑柱和该些导电柱在该些沟槽的一延伸方向上交替配置；以及多个导电线，设置在该些沟槽中，并位于该些支撑柱和该些导电柱上，其中该些导电线的每一个连接位于其下方的该些导电柱。

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：一基板；多个次阵列结构，设置在该基板上，并通过多个沟槽彼此分离；多个存储单元构成的一三维阵列，其中该些存储单元包括多个存储单元群，分别设置在该些次阵列结构中；多个支撑柱和多个导电柱，设置在该些沟槽中，其中该些沟槽的每一个中的该些支撑柱和该些导电柱在该些沟槽的一延伸方向上交替配置；以及多个导电线，设置在该些沟槽中，并位于该些支撑柱和该些导电柱上，其中该些导电线的每一个连接位于其下方的该些导电柱。2.根据权利要求1所述的半导体结构，其中该些支撑柱是由一氧化物材料形成。3.根据权利要求1所述的半导体结构，其中该些导电柱的每一个包括一导电中央部分和环绕该导电中央部分的一绝缘衬层。4.根据权利要求1所述的半导体结构，其中该些次阵列结构的每一个包括：一堆叠，包括交替堆叠的多个导电层和多个绝缘层；以及一或多个主动结构，穿过该堆叠，该一或多个主动结构的每一个包括：一通道层；及一存储层，设置在该通道层和该堆叠之间；其中设置在该些次阵列结构的每一个中的该存储单元群的该些存储单元，是通过该堆叠的该些导电层和该一或多个主动结构之间的交点来定义。5.根据权利要求4所述的半导体结构，其中该些导电层的每一个包括二个高介电常数介电层和设置在其间的一导电芯层。6.根据权利要求4所述的半导体结构，其中该些次阵列结构的每一个还包括：一或多个导电接垫，分别耦接到该一或多个主动结构；其中该些次阵列结构的该些堆叠的该些导电层是配置成用于字线，该些次阵列结构的该些导电接垫是配置成用于位线，该些导电柱和该些导电线是配置成用于共同源极线。7.一种半导体结构的制造方法...

【专利技术属性】
技术研发人员：陈晟弘，廖廷丰，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾,71