存储器晶体管到高K、金属栅极CMOS工艺流程中的集成制造技术

本申请涉及存储器晶体管到高K、金属栅极CMOS工艺流程中的集成。描述了包括基于嵌入式SONOS的非易失性存储器(NVM)和MOS晶体管的存储器单元以及形成存储器单元的方法。一般地，所述方法包括：在包括NVM区和多个MOS区的基底的所述NVM区中形成NVM晶体管的栅极堆叠；以及在所述NVM晶体管的所述栅极堆叠和所述多个MOS区的上面沉积高k电介质材料以同时形成包括在所述NVM晶体管的所述栅极堆叠中的所述高k电介质材料和在所述多个MOS区中的高k栅极电介质的阻挡电介质。在一个实施例中，第一金属层被沉积在高k电介质材料的上面以及被图案化以同时形成在所述NVM晶体管的所述栅极堆叠上面的金属栅极和在MOS区中的一个中的场效应晶体管的金属栅极。

Integration of memory transistor to high K and metal gate CMOS process

The application involves integration of memory transistors to high K and metal gate CMOS processes. A memory unit including a non-volatile memory (NVM) based on embedded SONOS and a MOS transistor and a method of forming a memory unit are described. In general, the method includes: forming a gate stack of NVM transistors in the NVM region including the NVM region and the substrate of the plurality of MOS regions; and depositing a high-k dielectric material on the gate stack of the NVM transistor and on the top of the plurality of MOS regions to form simultaneously the gate stack included in the NVM transistor. The high k dielectric material and the barrier dielectric of the high k gate dielectric in the plurality of MOS regions. In one embodiment, the first metal layer is deposited on a high k dielectric material and patterned to form a metal gate on the gate stack of the NVM transistor and a metal gate of the field effect transistor in one of the MOS regions simultaneously.

【技术实现步骤摘要】
存储器晶体管到高K、金属栅极CMOS工艺流程中的集成本申请是申请日为2014年9月8日，申请号为201480035173.5，专利技术名称为“存储器晶体管到高K、金属栅极CMOS工艺流程中的集成”的申请的分案申请。相关申请的交叉引用本申请根据35U.S.C.119(e)要求于2013年9月27日递交的美国临时专利申请序列号61/883,873的优先权的权益，其通过引用并入本文。
本公开一般地涉及半导体器件，并且更具体涉及包括基于嵌入式或一体形成的SONOS的非易失性存储器(NVM)晶体管和包括高k电介质和金属栅极的金属氧化物半导体(MOS)晶体管的存储器单元以及用于制造该存储器单元的方法。背景对于许多应用，诸如片上系统，期望的是基底基于金属氧化物半导体(MOS)场效应晶体管和非易失性存储器(NVM)晶体管在单个芯片或基底上集成逻辑器件和接口电路。这种集成会严重影响MOS晶体管和NVM晶体管的制造工艺。MOS晶体管通常是使用基准或基线互补金属氧化物半导体(CMOS)工艺流程来制造的，包含导体、半导体和电介质材料的形成和图案化。在这样的CMOS工艺流程中使用的这些材料的组合以及处理试本文档来自技高网...

【技术保护点】
1.一种方法，包括：在基底的非易失性存储器(NVM)区中形成NVM晶体管的栅极堆叠，所述基底包括所述NVM区和多个金属氧化物半导体(MOS)区；以及在所述NVM晶体管的所述栅极堆叠和所述多个MOS区的上面沉积高k电介质材料以同时形成阻挡电介质，所述阻挡电介质包括在所述NVM晶体管的所述栅极堆叠中的高k电介质材料和在所述多个MOS区中的高k栅极电介质。

【技术特征摘要】
2013.09.27 US 61/883,873;2014.03.28 US 14/229,5941.一种方法，包括：在基底的非易失性存储器(NVM)区中形成NVM晶体管的栅极堆叠，所述基底包括所述NVM区和多个金属氧化物半导体(MOS)区；以及在所述NVM晶体管的所述栅极堆叠和所述多个MOS区的上面沉积高k电介质材料以同时形成阻挡电介质，所述阻挡电介质包括在所述NVM晶体管的所述栅极堆叠中的高k电介质材料和在所述多个MOS区中的高k栅极电介质。2.根据权利要求1所述的方法，还包括在沉积所述高k电介质材料之前：执行氧化工艺以同时在所述NVM晶体管的所述栅极堆叠和在所述多个MOS中的至少一个中的输入/输出场效应晶体管(I/OFET)的厚栅极氧化物的上面形成高温氧化物(HTO)氧化物；在所述NVM晶体管的所述栅极堆叠和所述I/OFET的所述厚栅极氧化物的上面形成掩膜；除去在剩余的多个MOS区的上面形成的所述栅极氧化物；以及除去所述掩膜。3.根据权利要求1所述的方法，还包括在高k电介质材料的上面沉积第一金属层以及图案化所述第一金属层以同时形成在所述NVM晶体管的所述栅极堆叠的上面的金属栅极，和在所述多个MOS区中的第一MOS区中的第一类型的低电压场效应晶体管(LVFET)的金属栅极。4.根据权利要求3所述的方法，还包括沉积以及图案化第二金属层以同时形成在所述多个MOS区中的第二MOS区中的第二类型的LVFET的金属栅极，和在所述多个MOS区中的第三MOS区中的输入/输出场效应晶体管(I/OFET)。5.根据权利要求1所述的方法，还包括在所述高k电介质材料的上面沉积金属层和多晶硅层以及图案化所述金属层和所述多晶硅层以同时形成在所述NVM晶体...

【专利技术属性】
技术研发人员：克里希纳斯瓦米·库马尔，
申请(专利权)人：赛普拉斯半导体公司，
类型：发明
国别省市：美国,US