一种基于FPGA的可编程纳秒级定时精度脉冲发生器制造技术

一种基于FPGA的可编程纳秒级定时精度脉冲发生器，包括FPGA以及连接在FPGA外围的上位机、晶振电路、脉冲幅度控制电路和脉冲边沿调理电路，FPGA包括串口控制模块、指令解析模块、定时与脉冲串发生模块、时钟控制模块、SPI控制模块和OSERDES控制模块。本发明专利技术使用一片FPGA和少量外围电路实现纳秒级定时精度的多通道脉冲信号，并在FPGA内部实现通用异步收发传输串口协议，使脉冲发生器具备可编程控制功能，脉冲周期、脉冲宽度和脉冲延时均可通过串口编程控制，搭配脉冲幅度控制电路，使脉冲幅度可编程。本发明专利技术电路尺寸小，结构简单，可以独立工作，又可以作为模块化电路集成到其他系统中。

A programmable nanosecond timing precision pulse generator based on FPGA

A programmable nanosecond timing precision pulse generator based on FPGA includes FPGA and the host computer, crystal oscillator circuit, pulse amplitude control circuit and pulse edge conditioning circuit connected to the peripheral of the FPGA. The FPGA includes serial port control module, instruction analysis module, timing and pulse train generation module, clock control module and SPI control module. Module and OSERDES control module. The invention uses a single FPGA and a few peripheral circuits to realize multi-channel pulse signals with nanosecond timing accuracy, and implements a universal asynchronous transceiver and transmission serial port protocol in the FPGA, so that the pulse generator has programmable control function. The pulse period, pulse width and pulse delay can be controlled by serial port programming, and the pulse amplitude can be matched. The control circuit makes the pulse amplitude programmable. The circuit has small size, simple structure, can work independently, and can be integrated into other systems as a modular circuit.

【技术实现步骤摘要】
一种基于FPGA的可编程纳秒级定时精度脉冲发生器
本专利技术属电子
，涉及一种脉冲发生器，具体指一种可编程式的多通道纳秒级高精度脉冲发生器，能够输出多路脉冲幅度、脉冲周期、脉冲宽度和脉冲延时均可编程的脉冲信号，周期、脉宽和延时的调整精度达到1ns。其可以作为脉冲信号源应用于信号采集和信号测量等领域。
技术介绍
高精度脉冲发生技术在信号测量、信号生成、激励信号产生等应用领域具有十分广泛的应用需求。在一些高速信号测量如光脉冲信号测量领域，需要利用高精度脉冲信号作为采样触发信号，对ADC芯片的采样时刻和采样长度进行精确控制。特别是在多通道采样领域，要求多路脉冲信号的延时精确可控。随着信号频率的提高，脉冲发生技术对信号脉宽、周期和脉冲上升、下降沿等精度要求日渐提高。尽管许多仪器厂商提供了高精度脉冲发生器等专用仪器，但是高昂的价格和较大的体积限制了其应用场景。在确保脉冲参数高精度的同时，更小的电路的体积和更低的生产成本具有显著的实际意义。高精度定时控制是脉冲产生电路的关键，现有方案大多采用MCU或FPGA实现计数器的方法来控制脉冲时间，其脉冲时间精度受限于计数器时钟频率，难以实现纳秒级的定时精度。
技术实现思路
为了解决现有技术存在的问题，本专利技术目的在于提供一种基于FPGA的可编程纳秒级定时精度脉冲发生器。本专利技术基于FPGA的输出串行器/解串器(OSERDES)技术，提出一种多通道脉冲信号发生器，实现1ns的高精度脉冲时序控制方法，并在FPGA内部实现通用异步收发传输(UniversalAsynchronousReceiver/Transmitter，UART)串口协议，使脉冲发生器具备可编程控制功能，脉冲周期、脉冲宽度和脉冲延时均可通过串口编程控制，搭配脉冲幅度控制电路，使脉冲幅度可编程。本专利技术作为一种灵活、廉价、人机控制方便的脉冲发生器方案，可以拓展脉冲发生器的应用范围，满足多种场合的应用需求。为实现本专利技术之目的，本专利技术采用以下技术方案予以实现：一种基于FPGA的可编程纳秒级定时精度脉冲发生器，包括FPGA以及连接在FPGA外围的上位机、晶振电路、脉冲幅度控制电路和脉冲边沿调理电路，FPGA包括串口控制模块、指令解析模块、定时与脉冲串发生模块、时钟控制模块、SPI控制模块和OSERDES控制模块。所述上位机与FPGA中的串口控制模块连接，串口控制模块用于接收来自上位机的脉冲控制指令，脉冲控制指令包括脉冲幅度、脉冲周期、脉冲宽度和通道间的脉冲延时。指令解析模块与串口控制模块连接，串口控制模块将上位机的脉冲控制指令输出给指令解析模块，指令解析模块用于解析上位机的脉冲控制指令，将上位机的脉冲控制指令转换为内部控制字，包括脉冲幅度控制字和脉冲控制字。定时与脉冲串发生器与指令解析模块连接，定时与脉冲串发生器接收指令解析模块输出的脉冲控制字，针对每一路脉冲生成相应的8bit的脉冲串。定时与脉冲串发生器的输出连接OSERDES控制模块，OSERDES控制模块接收定时与脉冲串发生器输出的8bit的脉冲串，在高速时钟的驱动下将8bit脉冲串转换为串行比特流并输出给脉冲边沿调理电路。脉冲边沿调理电路对FPGA输出的串行比特流进行边沿调理，调整脉冲上升时间、下降时间和脉冲电平并将脉冲输出出去。SPI控制模块与指令解析模块连接，SPI控制模块接收指令解析模块输出的脉冲幅度控制字，SPI控制模块连接脉冲幅度控制电路，SPI控制模块通过SPI协议控制脉冲幅度控制电路的数控电位器，进而控制脉冲的输出幅度。脉冲幅度控制电路在FPGA的SPI控制模块控制下，产生相应的脉冲幅度控制电压，作用于脉冲边沿调理电路。晶振电路与FPGA中的时钟控制模块连接，晶振电路产生125MHz时钟，作为FPGA的工作基准时钟，FPGA中的时钟控制模块负责产生具有倍频关系的两路时钟即低速时钟和高速时钟，1MHz低速时钟作用于串口控制模块和指令解析模块，1GHz的高速时钟作用于OSERDES控制模块；125MHz时钟作用于定时与脉冲串发生模块。作为本专利技术的优选技术方案，所述FPGA采用带有OSERDES功能的FPGA，OSERDES的最高串行时钟速率不小于1Gbps，如Xilinx公司的Spartan6系列FPGA。与现有技术相比，本方法具有以下优点：(1)本专利技术使用一片FPGA和少量外围电路实现纳秒级定时精度的多通道脉冲信号，电路尺寸小，结构简单。可以独立工作，又可以作为模块化电路集成到其他系统中。(2)本专利技术采用的FPGA为Spartan6系列低性能FPGA，搭配少量外围电路芯片，整体造价低廉，在实现高精度脉冲发生功能的同时大大降低了系统成本。(3)本专利技术的脉冲幅度、脉冲周期、脉冲宽度和脉冲延时均可以通过UART串口可编程，脉冲输出可调节范围大，接口通用，协议简单，便于上位机控制。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术的结构示意图。图2是本专利技术的定时与脉冲串发生模块的实施流程图。图3是脉冲幅度控制电路的结构图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。本专利技术提出一种基于FPGA的可编程纳秒级定时精度脉冲发生器，其中脉冲的定时精度达到1ns。其结构框图如图1所示。包括FPGA以及连接在FPGA外围的上位机、晶振电路、脉冲幅度控制电路和脉冲边沿调理电路，FPGA包括串口控制模块、指令解析模块、定时与脉冲串发生模块、时钟控制模块、SPI控制模块和OSERDES(串并转换器)控制模块。本实施例中，FPGA采用的Spartan6系列是Xilinx公司推出的一系列定位低端、低功耗应用场景的FPGA，所选型号为XC6SLX9，只有1430个Slices和11440个Flip-Flops资源。如果直接使用其内部Slices和寄存器资源实现定时器逻辑，其最大工作频率很难超过200MHz，无法直接实现1ns的定时精度。本专利技术利用Spartan6内部的OSERDES控制模块的串行收发功能，采用并行脉冲串转串行比特流的方法，输出高精度脉冲电平。具体实现方式如图1所示。所述上位机与FPGA中的串口控制模块连接，串口控制模块用于接收来自上位机的脉冲控制指令，脉冲控制指令包括脉冲幅度、脉冲周期、脉冲宽度和通道间的脉冲延时。指令解析模块与串口控制模块连接，串口控制模块将上位机的脉冲控制指令输出给指令解析模块，指令解析模块用于解析上位机的脉冲控制指令，将上位机的脉冲控制指令转换为内部控制字，包括脉冲幅度控制字和脉冲控制字。定时与脉冲串发生器与指令解析模块连接，定时与脉冲串发生器接收指令解析模块输出的脉冲控制字，针对每一路脉冲生成相应的8bit的脉冲串。定时与脉冲串发生器的输出连接OSERDES控制模块。OSERDES控制模块本文档来自技高网...

【技术保护点】
1.一种基于FPGA的可编程纳秒级定时精度脉冲发生器，其特征在于，包括FPGA以及连接在FPGA外围的上位机、晶振电路、脉冲幅度控制电路和脉冲边沿调理电路，FPGA包括串口控制模块、指令解析模块、定时与脉冲串发生模块、时钟控制模块、SPI控制模块和OSERDES控制模块；所述上位机与FPGA中的串口控制模块连接，串口控制模块用于接收来自上位机的脉冲控制指令，脉冲控制指令包括脉冲幅度、脉冲周期、脉冲宽度和通道间的脉冲延时；指令解析模块与串口控制模块连接，串口控制模块将上位机的脉冲控制指令输出给指令解析模块，指令解析模块用于解析上位机的脉冲控制指令，将上位机的脉冲控制指令转换为内部控制字，包括脉冲幅度控制字和脉冲控制字；定时与脉冲串发生器与指令解析模块连接，定时与脉冲串发生器接收指令解析模块输出的脉冲控制字，针对每一路脉冲生成相应的8bit的脉冲串；定时与脉冲串发生器的输出连接OSERDES控制模块，OSERDES控制模块接收定时与脉冲串发生器输出的8bit的脉冲串，在高速时钟的驱动下将8bit脉冲串转换为串行比特流并输出给脉冲边沿调理电路；脉冲边沿调理电路对FPGA输出的串行比特流进行边沿调理，调整脉冲上升时间、下降时间和脉冲电平并将脉冲输出出去；SPI控制模块与指令解析模块连接，SPI控制模块接收指令解析模块输出的脉冲幅度控制字，SPI控制模块连接脉冲幅度控制电路，SPI控制模块通过SPI协议控制脉冲幅度控制电路的数控电位器，进而控制脉冲的输出幅度；脉冲幅度控制电路在FPGA的SPI控制模块控制下，产生相应的脉冲幅度控制电压，作用于脉冲边沿调理电路；晶振电路与FPGA中的时钟控制模块连接，晶振电路产生125MHz时钟，作为FPGA的工作基准时钟，FPGA中的时钟控制模块负责产生具有倍频关系的两路时钟即低速时钟和高速时钟，1MHz低速时钟作用于串口控制模块和指令解析模块，1GHz的高速时钟作用于OSERDES控制模块；125MHz时钟作用于定时与脉冲串发生模块。...

【技术特征摘要】
1.一种基于FPGA的可编程纳秒级定时精度脉冲发生器，其特征在于，包括FPGA以及连接在FPGA外围的上位机、晶振电路、脉冲幅度控制电路和脉冲边沿调理电路，FPGA包括串口控制模块、指令解析模块、定时与脉冲串发生模块、时钟控制模块、SPI控制模块和OSERDES控制模块；所述上位机与FPGA中的串口控制模块连接，串口控制模块用于接收来自上位机的脉冲控制指令，脉冲控制指令包括脉冲幅度、脉冲周期、脉冲宽度和通道间的脉冲延时；指令解析模块与串口控制模块连接，串口控制模块将上位机的脉冲控制指令输出给指令解析模块，指令解析模块用于解析上位机的脉冲控制指令，将上位机的脉冲控制指令转换为内部控制字，包括脉冲幅度控制字和脉冲控制字；定时与脉冲串发生器与指令解析模块连接，定时与脉冲串发生器接收指令解析模块输出的脉冲控制字，针对每一路脉冲生成相应的8bit的脉冲串；定时与脉冲串发生器的输出连接OSERDES控制模块，OSERDES控制模块接收定时与脉冲串发生器输出的8bit的脉冲串，在高速时钟的驱动下将8bit脉冲串转换为串行比特流并输出给脉冲边沿调理电路；脉冲边沿调理电路对FPGA输出的串行比特流进行边沿调理，调整脉冲上升时间、下降时间和脉冲电平并将脉冲输出出去；SPI控制模块与指令解析模块连接，SPI控制模块接收指令解析模块输出的脉冲幅度控制字，SPI控制模块连接脉冲幅度控制电路，SPI控制模块通过SPI协议控制脉冲幅度控制电路的数控电位器，进而控制脉冲的输出幅度；脉冲幅度控制电路在FPGA的SPI控制模块控制下，产生相应的脉冲幅度控制电压，作用于脉冲边沿调理电路；晶振电路与FPGA中的时钟控制模块连接，晶振电路产生125MHz时钟，作为FPGA的工作基准时钟，FPGA中的时钟控制模块负责产生具有倍频关系的两路时钟即低速时钟和高速时钟，1MHz低速时钟作用于串口控制模块和指令解析模块，1GHz的高速时钟作用于OSERDES控制模块；125MHz时钟作用于定时与脉冲串发生模块。2.根据权利要求1所述的基于FPGA的可编程纳秒级定时精度脉冲发生器，其特征在于，FPGA采用带有OSERDES功能的FPGA，OSERDES的最高串行时钟速率不小于1Gbps。3.根据权利要求2所述的基于FPGA的可编程纳秒级定时精度脉冲发生器，其特征在于，FPGA采用Xilinx公司的Spartan6系列FPGA，Spartan6系列FPGA集成了OSERDES控制模块，OSERDES控制模块实现并行脉冲串转脉冲比特流。4.根据权利要求3所述的基于FPGA的可编程纳秒级定时精度脉冲发生器，其特征在于，Spartan6系列FPGA其每个IO块中包含一个4-bit输出串并转换器OSERDES；将相邻两个IO块的SerDes资源配置为主-从模式，级联构成一个8-bitSerDes，实现8位高速串并转换；利用Spartan6系列FPGA内部专用于OSERDES输入输出的缓冲锁相环为OSERDES控制模块其IO块提供1GHz的串并转换工作时钟。5.根据权利要求4所述的基于FPGA的可编程纳秒级定时精度脉冲发生器，其特征在于，串口控制模块接收来自上位机的脉冲控制指令，脉冲控制指令包含四路脉冲的幅度A1-A4，脉冲周期T1-T4，脉冲宽度W1-W4，四路相对延时D1-D4；指令解析模块将四路脉冲的脉冲幅度控制字A1-A4换算为脉冲幅度控制电路中数控电位器的阻值控制字RW1-RW4，并将阻值控制字发送给SPI控制模块；指令解析模块还负责将脉冲周期T1-T4，脉冲宽度W1-W4，四路相对延时D1-D4转换为FPGA内部的脉冲控制字，包括脉冲通道延时时间值PND，脉冲低电平时间值PNL和脉冲高电平时间值PNH；脉冲通道延时时间值PND，脉冲低电平时间值PNL和脉冲高电平时间值PNH均表示相应时间长度在1GHz时钟的clock计数值。6.根据权利要求4所述的基于FPGA的可编程纳秒级定时精度脉冲发生器，其特征在于，脉冲边沿调理电路选用NXP半导体公司生产的74LVC2T45电平转换芯片实现脉冲边沿调理功能；。将从FPGA的OSERDES控制模块输出的比特流信号连接至74LVC2T45电平转换芯片的A端口，74LVC2T45电平转换芯片的B端口的输出脉冲信号上升沿和下降沿均可以达...

【专利技术属性】
技术研发人员：侯庆凯，王付印，姚琼，熊水东，梁迅，陈虎，曹春燕，罗洪，
申请(专利权)人：中国人民解放军国防科技大学，
类型：发明
国别省市：湖南,43