本发明专利技术公开了一种位于一物理层单元中的电路，该电路包括两个三线组与该两个三线组之间的一共通线，其中每个三线组包括三条线以传输数据，该共通线可配置为信号线以传输数据，或是配置为屏蔽线以减少两个三线组间的干扰。此外，一个四IO区块可被设计为用于支持D‑PHY的两个通道或是C‑PHY的一个三线组以传输数据，其中该四IO区块具有一共通线，其可被配置为D‑PHY的一信号线以传输数据或是C‑PHY的一屏蔽线以减少两个三线组间的干扰。多个相同的四IO区块的多个芯片垫片可以沿同一方向布置，以防止D‑PHY通道或C‑PHY三线组之间的性能差异。
【技术实现步骤摘要】
物理层单元中的兼容C-Phy及/或D-Phy标准的重复IO结构
本专利技术涉及物理层单元中的IO架构，具体涉及物理层单元中的多个IO垫片布置。
技术介绍
MIPI联盟的Phy工作组为高速物理层设计开发了三个规范，以支持多种应用需求。D-PHY标准主要用于支持使用差分信号来传输数据的摄影机或显示屏等应用。C-PHY标准使用3相符号编码技术于三条在线传输数据，其中每一符号可提供2.28位的容量，而C-PHY可达到每秒传输25亿(2.5Giga)符号。C-PHY具有许多与D-PHY相同的特性，因为C-PHY的许多部分都是从D-PHY调适而来。C-PHY能够与D-PHY可使用相同的一组芯片垫片，以便能够设计支持C-PHY标准与D-PHY标准的双模芯片。图1示出了D-PHY的波形图100，其中D-PHY中的每个通道101、102、103分别由一对差分信号线组成，其中信道102、103为数据信道以传输数据，信道101为频率信道以采样数据信道中的数据。D-PHY通常具有多条信道，例如4条数据信道以传输数据以及1条频率信道以采样数据信道中的数据，在D-PHY中可被简称为4D1C操作模式，其中4D1C操作模式总共有10条线，因为每个数据或频率信道都是由一对差分信号线来组成。图2示出了C-PHY的波形图200，其中C-PHY使用3条单端线(threesingle-endedlines)201、202、203(将被简称为三线组)来传输数据。C-PHY可以使用多个三线组来传输数据，以满足不同的带宽需求。C-PHY的每个单端线使用三个不同的电压电平，即低电平(VL)、共模(Common-Mode)电平(VCM)与高电平(VH)，来编码数据。为了支持D-PHY和C-PHY之间的可配置或可选择的设计，通常情况下，两个不同的低压差稳压器(Lowdropped-outRegulator，LDO)分别在其中的一个电源域中支持D-PHY中的三个差分信号对或C-PHY中的两个三线组，同时在另一个电源域中支持D-PHY中的两个差分信号对或C-PHY中的一个三线组。图3a示出了串行器300，其将并行位(诸如20位)转换为串行位以用于传输，串行器300的输出D(n)和D(n+1)将被输入到在图3b中的电压模式驱动器350以发送信号。如图3b所示，电压模式驱动器350使用低压差稳压器360以产生一对差分信号对DP和DN，以输出DP和DN间的差分电压；数据逻辑块362将D(n)和D(n+1)作为输入，并产生一控制信号以控制晶体管T0和T1的闸极，数据逻辑块361取D(n)和D(n+1)作为输入，并产生一控制信号以控制晶体管T2和T3的闸极。由DP和DN驱动的差分信号将被传送到远程接收器，以形成通过晶体管T0和晶体管T3或晶体管T2和晶体管T1的电流回路。低压差稳压器360可以是调节输出电压的直流线性稳压器。图4示出了在物理层单元(PHY)中的IO区块的方块图400，其中，低压差稳压器组1420提供六IO区块的电源以及低压差稳压器组2430提供四IO区块的电源，其中在D-PHY模式中呈现四个数据信道和一个频率信道(4D1C)或在C-PHY模式中呈现三个三线组。也就是说，两种不同的IO区块被配置于单一物理层单元中。低压差稳压器组1420的六IO区块在六条在线传输信号，六条线即D0P/T0A401、D0N/T0B402、D1P/T0C403、D1N/T1A404、C0P/T1B405以及C0N/T1C406，其中每一条线被一相对应的一驱动器来驱动，驱动器之前可有一前置驱动器，前置驱动器可有一串行器；低压差稳压器组2430中的四IO区块在四条在线传输信号，四条线即D2P/T2A411、D2N/T2B412、D3P/T2C413以及D3N/TNA414，其中每一条线被一相对应的一驱动器来驱动，驱动器之前可有一前置驱动器，前置驱动器可有一串行器。当物理层单元(PHY)被配置为D-PHY模式时，低压差稳压器组1420下的六条线D0P-D0N401、402、D1P-D1N403、404以及C0P-C0N405、406是用于传输三组D-PHY差分信号对，其中，C0P-C0N405、406在频率信道中发送频率信号；D0P-D0N401、402以及D1P-D1N403、404在两个D-PHY数据信道中发送数据。类似地，低压差稳压器组2430下的四条线D2P/T2A411、D2N/T2B412、D3P/T2C413、D3N/TNA414是用于传输两组D-PHY差分信号对。当被配置为C-PHY模式时，低压差稳压器组1420中的三条线T0A-T0B-T0C401、402、403是作为C-PHY的第一个三线组，用于发送三个单端信号，三条线T1A-T1B-T1C404、405、406是作为C-PHY的第二个三线组，用于发送三个单端信号。类似地，低压差稳压器组2430下的三条线T2A-T2B-T2C411、412、413是作为C-PHY的第三个三线组，用于发送三个单端信号。TNA414在C-PHY模式时不被使用。图5a示出了传统的芯片垫片布置500A，其中封装在区块500、501、502、503、504中的芯片垫片，在C-PHY模式中的两个相邻的三线组芯片垫片间会发生干扰，从而导致C-PHY的信噪比(SNR)较差于D-PHY的信噪比。请注意，对于D-PHY模式示出了灰色矩形区块，而对于C-PHY模式并未示出。图5b示出另一个传统的芯片垫片布置500B，其中封装在区块550、551、552、553、554中的芯片垫片555、556被保留以减少在C-PHY模式中的干扰；然而，区块550、551、552、553、554的非对称垫片布置对于D-PHY是不利的，且会导致性能问题，例如抖动(Jitter)测量和/或不同通道之间的设计问题。请返回参考图4和图5b，其中两个三线组T0(T0A、T0B、T0C)和T1(T1A、T1B、T1C)共同使用同一低压差稳压器420，这也将引起电源干扰的另一个问题。此外，从信噪比(SNR)的角度来看，C-PHY模式将更容易受到噪声的影响，因为每个C-HPY模式的三线组是使用三条单端线来进行传输。此外，AD-PHY＝0.2,AC-PHY＝0.25/2，所以给定相同的干扰，C-PHY模式的信噪比(SNR)比D-PHY模式的信噪比(SNR)低4dB。因此，CPHY模式需要更好的机制来减少相邻的两个三线组间的信号干扰。因此，需要一种支持D-PHY和C-PHY或其他类似物理层结构的更好的物理层单元设计，来解决上述问题。
技术实现思路
本专利技术的一个目的是提供一种支持D-PHY标准和C-PHY标准或是具有该等标准的兼容规格的四IO区块(Quad-IOblock)。多个四IO区块(Quad-IOblock)可以被使用来满足不同的带宽需求，并以重复布置该四IO区块(Quad-IOblock)的方式来获得一垫片布置的对称结构，以减少D-PHY不同信道之间的性能差异，例如抖动(jitter)差异。垫片布置的对称结构也可减少设计人员在电路设计和验证方面的工作，例如，以一致的方式(如一最小测量时间)来测量，包括抖动(jitter)、眼图张开度(eye-opening)、干扰等性能，本文档来自技高网...
【技术保护点】
1.一种位于一物理层单元中的电路，所述电路包括两个三线组以及一屏蔽线，其特征在于，所述两个三线组中的每一个三线组包括用于传输信号的三条信号线，且所述屏蔽线位于所述两个三线组之间，以减少所述两个三线组之间的信号干扰。
【技术特征摘要】
2017.02.21 US 62/461,2471.一种位于一物理层单元中的电路，所述电路包括两个三线组以及一屏蔽线，其特征在于，所述两个三线组中的每一个三线组包括用于传输信号的三条信号线，且所述屏蔽线位于所述两个三线组之间，以减少所述两个三线组之间的信号干扰。2.如权利要求1所述的电路，其特征在于，所述电路包括至少两个四IO区块，其中一第一四IO区块包括一第一三线组与一第一屏蔽线，以及一第二四IO区块包括一第二三线组和一第二屏蔽线，其中，所述第一屏蔽线位于所述第一三线组与所述第二三线组之间，以减少所述第一三线组与所述第二三线组之间的信号干扰。3.如权利要求1所述的电路，其特征在于，所述屏蔽线被配置为浮动或一直流电压。4.如权利要求2项所述的电路，其特征在于，所述至少两个四IO区块相邻配置，以形成一由交错垫片构成的重复结构。5.如权利要求2所述的电路，其特征在于，所述至少两个四IO区块相邻配置，以形成一由线排垫片构成的重复结构。6.如权利要求2所述的电...
【专利技术属性】
技术研发人员：王怀德，洪志谦，
申请(专利权)人：円星科技股份有限公司，
类型：发明
国别省市：中国台湾,71
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