一种同步码检测系统技术方案

本发明专利技术实施例公开了一种同步码检测系统，所述系统包括：解复用器、比较器和检测电路；其中，解复用器，用于将时钟数据恢复电路输出的第一组串行数据和第二组串行数据分别转换为第一并行数据和第二并行数据；比较器，与所述解复用器连接，用于判断第一并行数据携带的同步码与第一组校准同步码是否相同且第二并行数据中携带的同步码与第二组校准同步码是否相同；检测电路，与比较器连接，用于根据比较器的判断结果检测第一组串行数据和所述第二组串行数据的传输类型。本发明专利技术实施例解决了无法识别时钟数据恢复电路输出的第一组串行数据和第二组串行数据传输类型的问题，实现对两组串行数据传输类型的正确识别从而正确的恢复原始数据的效果。

A synchronization code detection system

An embodiment of the invention discloses a synchronization code detection system, which comprises a demultiplexer, a comparator and a detection circuit; in which the demultiplexer is used for converting the first series of serial data and second sets of serial data output from the clock data recovery circuit into first parallel data and second parallel data; a comparator. It is connected with the demultiplexer to determine whether the synchronization code carried by the first parallel data is the same as the first set of calibration synchronization codes and whether the synchronization code carried in the second parallel data is the same as that of the second set of calibration synchronization codes; the detection circuit is connected with the comparator and is used to detect the first serial serial in accordance with the judgment result of the comparator. Data and the transmission type of the second sets of serial data. The embodiment of the invention solves the problem of the first serial data and second serial data transmission types that can not identify the output of the clock data recovery circuit, and realizes the correct recognition of the two sets of serial data transmission types and the effect of the correct recovery of the original data.

【技术实现步骤摘要】
一种同步码检测系统
本专利技术实施例涉及通信
，尤其涉及一种同步码检测系统。
技术介绍
目前的高速串行通信系统中经常采用8b/10b编码方式，目的是为了平衡数据位流中0和1的个数，达到平衡直流的作用。在8b/10b通讯系统中，定义了一些K控制字作为同步识别的标志，8bit数据经过8b/10b编码后拓展为10bit数据，发射端物理层将该10bit数据由低位至高位逐位输出组成高速串行数据流。接收端物理层再通过时钟数据恢复电路CDR将该高速串行数据流恢复成半传输速率时钟CLK及Bit0和Bit1串行数据，CLK及Bit0和Bit1串行数据还原成10bit宽并行信号，最后10bit的宽并行信号经过8b/10b解码后，还原回8bit数据和K控制字，K控制位表示输入数据的类型是数据或者控制字。虽然现有技术中对高速串行数据进行数据恢复，也通过K控制字作为标识进行数据的切分，但是在CDR恢复时钟和数据时，Bit0和Bit1串行数据可能存在两种随机的传输情况：一种情况是Bit0和Bit1组串行数据同时输出，另一种情况是Bit1串行数据领先Bit0串行数据一个时钟输出。由于Bit0和Bit1串行数据是随机输出，因此无法确定Bit0和Bit1这两组串行数据的传输情况，也就无法在高速串行接收端将一连串的信号进行正确的分割，从而无法还原出原始数据。
技术实现思路
本专利技术实施例提供了一种同步码检测系统，以实现在高速串行接收端将一连串的信号进行正确分割，从而正确的恢复原始数据。本专利技术实施例提供了一种同步码检测系统，所述系统包括：解复用器、比较器和检测电路；其中，所述解复用器，用于将时钟数据恢复电路输出的第一组串行数据和第二组串行数据分别转换为第一并行数据和第二并行数据；所述比较器，与所述解复用器连接，用于判断所述第一并行数据携带的同步码与第一组校准同步码是否相同且所述第二并行数据中携带的同步码与第二组校准同步码是否相同；所述检测电路，与所述比较器连接，用于根据所述比较器的判断结果检测所述第一组串行数据和所述第二组串行数据的传输类型；其中，所述第一组串行数据和所述第二组串行数据的传输类型包括：所述第一组串行和所述第二组串行数据同时输出或者所述第一组串行数据和所述第二组串行数据非同时输出。进一步的，所述系统还包括：时钟分频电路，用于对时钟数据恢复电路输出的时钟进行五分频处理，生成对应的五分频时钟。进一步的，所述解复用器还包括：第三D触发器，用于对所述第一备用并行数据进行五分频时钟采样生成第三并行数据，其中，所述第三并行数据为六位宽的并行数据；第四D触发器，用于对所述第二备用并行数据进行五分频时钟采样生成第四并行数据，其中，所述第四并行数据为六位宽的并行数据。进一步的，所述系统还包括：同步复位电路，用于所述检测电路检测到所述第一组串行数据和所述第二组串行数据的传输类型为所述第一组串行和所述第二组串行数据同时输出或者所述第一组串行数据和所述第二组串行数据非同时输出时，发出同步复位信号定位所述第一组串行数据和所述第二组串行数据中同步码位置。进一步的，所述系统还包括：复用器，用于根据所述同步码位置以及所述第一组串行数据和所述第二组串行数据的传输类型对所述第三并行数据和所述第四并行数据进行隔位拼接。本专利技术实施例提供了一种同步码检测系统，通过比较器对解复用器转换的第一并行数据和第二并行数据中携带的同步码进行比较验证，在同步码验证正确的情况下，再通过检测电路检测第一组串行数据和第二组串行数据的传输类型。本专利技术实施例解决了无法识别时钟数据恢复电路输出的第一组串行数据和第二组串行数据传输类型的问题，实现对两组串行数据传输类型的正确识别，进一步实现在高速串行接收端将一连串的信号进行正确分割，从而正确的恢复原始数据的效果。附图说明图1为本专利技术实施例一提供的同步码检测系统的系统框图；图2A为本专利技术实施例一提供的高速串行通信系统的系统框图；图2B为本专利技术实施例一提供的高速串行数据流结构示意图；图2C为本专利技术实施例一提供的高速串行通信系统接收端的工作原理框图；图3A为本专利技术实施例一提供的第一组串行数据Bit1和第二组串行数据Bit0同时输出示意图；图3B为本专利技术实施例一提供的第一组串行数据Bit1和第二组串行数据Bit0非同时输出示意图；图4为本专利技术实施例二提供的同步码检测系统的电路框图；图5为本专利技术实施例二提供的同步码检测系统中第一比较器的结构示意图；图6是本专利技术实施例三提供的同步码检测系统中检测电路的电路图；图7是本专利技术实施例四提供的同步码检测的数据恢复系统框图；图8A为本专利技术实施例四提供的正同步码检测的仿真示意图；图8B为本专利技术实施例四提供的负同步码检测的仿真示意图。具体实施方式下面结合附图和实施例对本专利技术作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本专利技术，而非对本专利技术的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本专利技术相关的部分而非全部结构。实施例一图1为本专利技术实施例一提供的同步码检测系统的系统框图，本专利技术实施例可应用于高速串行总线接收端中，本实施例提供的一种同步码检测系统的系统框图，如图1所示，该同步码检测系统包括：解复用器110、比较器120和检测电路130。在本实施例中，同步码检测系统可以由解复用器110的输出端连接比较器120的输入端，比较器120的输出端连接检测电路130的输入端组成。解复用器110，用于将时钟数据恢复电路输出的第一组串行数据和第二组串行数据分别转换为第一并行数据和第二并行数据。一般的，参见图2A，图2A为本专利技术实施例一提供的高速串行通信系统的系统框图，在高速串行通信系统的发射端物理层可以将8b/10编码输出的10位宽并行数据由低位到高位逐位输出组成高速串行数据流。参见图2B，图2B为本专利技术实施例一提供的高速串行数据流结构示意图。参见图2C，图2C为本专利技术实施例一提供的高速串行通信系统接收端的工作原理框图，从图2C可以时钟数据恢复电路可以从高速串行数据流中恢复出时钟和数据，时钟数据恢复电路在恢复数据后随机输出第一组串行数据Bit1和第二组串行数据Bit0。图3A为本专利技术实施例一提供的第一组串行数据Bit1和第二组串行数据Bit0同时输出示意图，图3B为本专利技术实施例一提供的第一组串行数据Bit1和第二组串行数据Bit0非同时输出示意图，其中，图3B中Bit1领先Bit0一个时钟输出。在本实施例中，通过解复用器110将时钟数据恢复电路输出的第一组串行数据Bit1和第二组串行数据Bit0分别转换为Bit1对应的第一并行数据和Bit0对应的第二并行数据。比较器120，与解复用器110连接，用于判断第一并行数据携带的同步码与第一组校准同步码是否相同且第二并行数据中携带的同步码与第二组校准同步码是否相同。在8b/10高速串行通信系统中，通常会在传输的数据中定义一些K控制字作为同步识别的标志，一般以K28.5字作为标志，即同步码，一旦识别出K28.5字就以此为坐标来分割后续的串行数据。8bit数据中携带的K28.5同步码在经过8b/10b编码之后会两种10位的对应同步码，分别为正同步码RD+或负同步码RD-，并且是互补关系。其中，正同步码RD+为0x305，负同步码RD-为0x0FA。在本实施例本文档来自技高网...

【技术保护点】
1.一种同步码检测系统，其特征在于，所述系统包括：解复用器、比较器和检测电路；其中，所述解复用器，用于将时钟数据恢复电路输出的第一组串行数据和第二组串行数据分别转换为第一并行数据和第二并行数据；所述比较器，与所述解复用器连接，用于判断所述第一并行数据携带的同步码与第一组校准同步码是否相同且所述第二并行数据中携带的同步码与第二组校准同步码是否相同；所述检测电路，与所述比较器连接，用于根据所述比较器的判断结果检测所述第一组串行数据和所述第二组串行数据的传输类型；其中，所述第一组串行数据和所述第二组串行数据的传输类型包括：所述第一组串行和所述第二组串行数据同时输出或者所述第一组串行数据和所述第二组串行数据非同时输出。

【技术特征摘要】
1.一种同步码检测系统，其特征在于，所述系统包括：解复用器、比较器和检测电路；其中，所述解复用器，用于将时钟数据恢复电路输出的第一组串行数据和第二组串行数据分别转换为第一并行数据和第二并行数据；所述比较器，与所述解复用器连接，用于判断所述第一并行数据携带的同步码与第一组校准同步码是否相同且所述第二并行数据中携带的同步码与第二组校准同步码是否相同；所述检测电路，与所述比较器连接，用于根据所述比较器的判断结果检测所述第一组串行数据和所述第二组串行数据的传输类型；其中，所述第一组串行数据和所述第二组串行数据的传输类型包括：所述第一组串行和所述第二组串行数据同时输出或者所述第一组串行数据和所述第二组串行数据非同时输出。2.根据权利要求1所述的系统，其特征在于，所述解复用器包括：第一移位寄存器，用于将所述第一组串行数据转换为第一备用并行数据，并将所述第一备用并行数据中的高五位作为所述第一并行数据；第二移位寄存器，用于将所述第二组串行数据转换为第二备用并行数据，并将所述第一备用并行数据中的高五位作为所述第二并行数据。3.根据权利要求1所述的系统，其特征在于，所述比较器包括：第一比较器、第二比较器、第三比较器和第四比较器；其中，所述第一比较器，用于判断所述第一并行数据携带的同步码与第一组校准同步码是否相同；所述第三比较器，用于判断所述第二并行数据携带的同步码与第二组校准同步码是否相同；或者，所述第二比较器，用于判断所述第一并行数据携带的同步码与第一组校准同步码是否相同；所述第四比较器，用于判断所述第二并行数据携带的同步码与第二组校准同步码是否相同。4.根据权利要求3所述的系统，其特征在于，所述检测电路，用于根据所述第一比较器和所述第三比较器的判断结果，检测所述第一组串行数据和所述第二组串行数据的传输类型；或者，还用于根据所述第二比较器和所述第四比较器的判...

【专利技术属性】
技术研发人员：尹裕，
申请(专利权)人：上海玮舟微电子科技有限公司，
类型：发明
国别省市：上海,31