一种AES加密装置、芯片及系统制造方法及图纸

本发明专利技术公开了一种AES加密装置及系统，包括：移位阵列模块，用于将输入的状态矩阵中不同行的待加密数据进行循环位移并输出第一列矩阵；字节代换模块，用于对第一列矩阵中的每个字节执行字节代换处理，得到第二列矩阵；列混淆模块，用于将第二列矩阵进行列混淆处理，得到第三列矩阵；轮密钥加模块，用于对第三列矩阵执行轮密钥加处理，并对处理后的第三列矩阵进行存储以得到中间状态矩阵；轮密钥加模块还用于将中间状态矩阵输出至移位阵列模块进行加密迭代以完成加密。采用本发明专利技术的AES加密装置及系统，能够有效简化电路结构、减小电路面积、降低制备成本以及减小逻辑运算延时。

A AES encryption device, chip and system

The present invention discloses a AES encryption device and system, including a shift array module, which is used to circulate and output the first column matrix of the encrypted data in the input state matrix. The byte substitution module is used to perform byte substitution processing for each byte in the first column matrix, and the second column matrix is obtained. The column obfuscation module is used to confuse the second column matrix and get the third column matrix; the wheel key plus module is used to process the third column matrix execution wheel key, and stores the third column matrix after processing to get the intermediate state matrix; the wheel key addition block is also used to output the intermediate state matrix to the matrix. The shift array module performs encryption iterations to complete encryption. The AES encryption device and system can effectively simplify the structure of the circuit, reduce the area of the circuit, reduce the cost of preparation and reduce the delay of logic operation.

【技术实现步骤摘要】
一种AES加密装置、芯片及系统
本专利技术涉及安全
，尤其涉及一种AES加密装置、芯片及系统。
技术介绍
AES(AdvancedEncryptionStandard，即高级加密标准)是由NIST(美国国家标准与技术研究院)于2001年发布的加密算法，已被广泛应用于加密协议、通信协议和通信终端中。NIST确定的AES算法标准将分组长度固定为128位，仅支持128位、192位或256位的密钥长度。AES算法由加密、解密和密钥扩展三种基本运算构成，所有的运算都是基于完整的字节操作。AES加密运算和解密运算都采取迭代结构，不同密钥长度在加密或解密运算中迭代的轮数不同，128位、192位和256位的密钥长度分别对应10轮、12轮和14轮的迭代运算。如图1所示，AES算法除去最后一轮运算之外，其它每轮加密运算均包含字节代换、行移位、列混淆和轮密钥加操作，而解密运算分别为对应的逆操作。现有的分组密码的操作模式是以分组密钥为基础的密码装置，主要分为反馈模式和非反馈模式，其中，反馈模式中每一组数据的加密都需要上一组数据的加密结果参与，各组数据的加密过程只能串行执行；非反馈模式中每组数据的加密是相互独立的，各组数据可并行加密。现有的反馈模式大多采用Round-based型电路来实现分组密码或解密操作，非反馈模式普遍采用并行型电路；其中，Round-based型电路对分组数据的加密过程只能串行执行，对分组数据进行1次运算只能完成1轮加密或解密运算。如图2所示，Round-based型电路包括第一选择器、密钥扩展模块，以及与第一选择器顺次连接的字节代换模块、行位移模块、列混淆模块、第二选择器、轮密钥加模块。专利技术人在实施本专利技术的过程中发现：由于AES算法标准将分组长度固定为128位，且所有的运算都是基于完整的字节操作，则Round-based型电路中各个模块均需16个8位的逻辑运算单元才能支持各模块的逻辑运算，这就使得现有的Round-based型电路的电路结构复杂、电路面积大、制备成本高；并且其逻辑运算较多，还存在较大的延时问题。
技术实现思路
针对上述问题，本专利技术的一种AES加密装置及系统能够有效简化电路结构、减小电路面积、降低制备成本以及减小逻辑运算延时。为解决上述技术问题，本专利技术的一种AES加密装置，包括：移位阵列模块，用于将输入的状态矩阵中不同行的待加密数据按照不同偏移量进行循环位移，并依次输出第一列矩阵；所述第一列矩阵用于指示状态矩阵移位后的列数据；字节代换模块，与所述移位阵列模块连接，用于在每次输入所述第一列矩阵时，对所述第一列矩阵中的每个字节执行字节代换处理，得到第二列矩阵；列混淆模块，与所述字节代换模块连接，用于在每次输入所述第二列矩阵时，将所述第二列矩阵进行列混淆处理，得到第三列矩阵；轮密钥加模块，与所述列混淆模块连接，用于在每次输入所述第三列矩阵时，对所述第三列矩阵执行轮密钥加处理，并对处理后的所述第三列矩阵进行存储以得到中间状态矩阵；所述轮密钥加模块，还用于在获取到所述中间状态矩阵时，将所述中间状态矩阵输出至所述移位阵列模块进行加密迭代，并在加密迭代的轮数达到预设数量阈值时，输出对应的中间状态矩阵以完成加密。与现有技术相比，本专利技术的AES加密装置通过移位阵列模块输出的数据正好为列混淆需要的第一列数据，使得该加密装置无需使用移位操作运算逻辑，能够减小关键路径上的逻辑运算、简化电路结构、降低电路制备成本，同时减小逻辑运算延时。作为上述方案的改进，所述移位阵列模块包括4个并行排列的移位阵列单元；每个所述移位阵列单元包括第一选择器，以及与所述第一选择器顺次连接的第一寄存器、第二寄存器、第三寄存器、第四寄存器；其中，所述第一选择器具有第一输入端、第二输入端和第三输入端，所述第一输入端与所述第四寄存器的输出端连接，所述第二输入端用于输入所述状态矩阵中的1行数据，所述第三输入端用于输入所述中间状态矩阵的1行数据；所述4个移位阵列单元中的第一移位阵列单元通过第四寄存器输出、第二移位阵列单元通过第三寄存器输出、第三移位阵列单元通过第二寄存器输出、第四移位阵列单元通过第一寄存器输出，以实现循环位移。作为上述方案的改进，所述字节代换模块包括4个并行排列的S运算单元；所述4个S运算单元的输入端与所述4个移位阵列单元的输出端一对一连接，以向所述4个S运算单元输入所述第一列矩阵，使得全部所述S运算单元对所述第一列阵列中对应的字节同时执行字节代换处理。作为上述方案的改进，所述轮密钥加模块包括第一异或单元和暂存单元，其中，所述第一异或单元具有第一输入端、第二输入端、第一输出端和第二输出端；所述第一异或单元的第一输入端用于输入轮密钥，所述第一异或单元的第二输入端与所述列混淆模块连接以输入所述第三列矩阵；所述暂存单元具有顺次连接的第一暂存寄存器、第二暂存寄存器和第三暂存寄存器；所述第一暂存寄存器的输入端与所述第一异或单元的第一输出端连接，以暂存3个所述第三列矩阵；所述第一暂存寄存器的输出端、所述第二暂存寄存器的输出端、所述第三暂存寄存器的输出端以及所述第一异或单元的第二输出端共同连接至所述第一选择器的第三输入端，以向所述移位阵列模块提供所述中间状态矩阵；所述暂存单元在所述加密迭代的轮数达到预设数量阈值时，经所述第一暂存寄存器输出对应的中间状态矩阵，完成加密数据的输出。为解决上述技术问题，本专利技术还提供一种加密芯片，包括：上述任一种加密装置。为解决上述技术问题，本专利技术还提供一种加密系统，包括：至少一组上述任一种的加密装置；其中，每组所述加密装置包括4个；4个加密装置的第一加密装置的移位阵列模块的输出端分别与其它3个加密装置的字节代换模块的输入端连接，以同时对移位后状态矩阵的4个第一列矩阵执行字节代换处理、列混淆处理以及轮密钥加处理；所述3个加密装置的第一异或单元的第一输出端共同连接至所述第一加密装置的第一选择器的第三输入端，以向所述第一加密装置的移位阵列模块提供中间状态矩阵。与现有技术相比，本专利技术的AES加密系统，通过个加密装置的第一加密装置的移位阵列模块的输出端分别与其它3个加密装置的字节代换模块的输入端连接，以同时对移位后状态矩阵的个第一列矩阵执行字节代换处理、列混淆处理以及轮密钥加处理；其它个加密装置的第一异或单元的第一输出端共同连接至第一加密装置的第一选择器的第三输入端，以向第一加密装置的移位阵列模块提供中间状态矩阵，使得本专利技术的AES加密系统在减小关键路径上的逻辑运算、简化电路结构的前提下，还能够在一个周期可完成轮加密运算，能够有效提高资源的利用率，加快加密运算的速度。作为上述方案的改进，所述的加密系统，还包括一密钥扩展模块；所述密钥扩展模块分别与每组所述加密装置中的4个轮密钥加模块连接，用于同时提供4列轮密钥以进行轮密钥加处理。作为上述方案的改进，所述密钥扩展模块具有顺次连接的4个密钥寄存单元，以及顺次连接的第二异或单元、第三异或单元、第四异或单元和第五异或单元；每个所述密钥寄存单元具有第二选择器以及与所述第二选择器连接的密钥寄存器；其中，所述4个密钥寄存器中第一密钥寄存器的第一输出端通过T处理单元连接至第三选择器的第一输入端，使得所述T处理单元在i＝4n时依次执行字循环移位、字节代换和轮常量异或处理，得到T(Wi-本文档来自技高网...

【技术保护点】
1.一种AES加密装置，其特征在于，包括：移位阵列模块，用于将输入的状态矩阵中不同行的待加密数据按照不同偏移量进行循环位移，并依次输出第一列矩阵；所述第一列矩阵用于指示状态矩阵移位后的列数据；字节代换模块，与所述移位阵列模块连接，用于在每次输入所述第一列矩阵时，对所述第一列矩阵中的每个字节执行字节代换处理，得到第二列矩阵；列混淆模块，与所述字节代换模块连接，用于在每次输入所述第二列矩阵时，将所述第二列矩阵进行列混淆处理，得到第三列矩阵；轮密钥加模块，与所述列混淆模块连接，用于在每次输入所述第三列矩阵时，对所述第三列矩阵执行轮密钥加处理，并对处理后的所述第三列矩阵进行存储以得到中间状态矩阵；所述轮密钥加模块，还用于在获取到所述中间状态矩阵时，将所述中间状态矩阵输出至所述移位阵列模块进行加密迭代，并在加密迭代的轮数达到预设数量阈值时，输出对应的中间状态矩阵以完成加密。

【技术特征摘要】
1.一种AES加密装置，其特征在于，包括：移位阵列模块，用于将输入的状态矩阵中不同行的待加密数据按照不同偏移量进行循环位移，并依次输出第一列矩阵；所述第一列矩阵用于指示状态矩阵移位后的列数据；字节代换模块，与所述移位阵列模块连接，用于在每次输入所述第一列矩阵时，对所述第一列矩阵中的每个字节执行字节代换处理，得到第二列矩阵；列混淆模块，与所述字节代换模块连接，用于在每次输入所述第二列矩阵时，将所述第二列矩阵进行列混淆处理，得到第三列矩阵；轮密钥加模块，与所述列混淆模块连接，用于在每次输入所述第三列矩阵时，对所述第三列矩阵执行轮密钥加处理，并对处理后的所述第三列矩阵进行存储以得到中间状态矩阵；所述轮密钥加模块，还用于在获取到所述中间状态矩阵时，将所述中间状态矩阵输出至所述移位阵列模块进行加密迭代，并在加密迭代的轮数达到预设数量阈值时，输出对应的中间状态矩阵以完成加密。2.如权利要求1所述的加密装置，其特征在于，所述移位阵列模块包括4个并行排列的移位阵列单元；每个所述移位阵列单元包括第一选择器，以及与所述第一选择器顺次连接的第一寄存器、第二寄存器、第三寄存器、第四寄存器；其中，所述第一选择器具有第一输入端、第二输入端和第三输入端，所述第一输入端与所述第四寄存器的输出端连接，所述第二输入端用于输入所述状态矩阵中的1行数据，所述第三输入端用于输入所述中间状态矩阵的1行数据；所述4个移位阵列单元中的第一移位阵列单元通过第四寄存器输出、第二移位阵列单元通过第三寄存器输出、第三移位阵列单元通过第二寄存器输出、第四移位阵列单元通过第一寄存器输出，以实现循环位移。3.如权利要求2所述的加密装置，其特征在于，所述字节代换模块包括4个并行排列的S运算单元；所述4个S运算单元的输入端与所述4个移位阵列单元的输出端一对一连接，以向所述4个S运算单元输入所述第一列矩阵，使得全部所述S运算单元对所述第一列阵列中对应的字节同时执行字节代换处理。4.如权利要求3所述的加密装置，其特征在于，所述轮密钥加模块包括第一异或单元和暂存单元；其中，所述第一异或单元具有第一输入端、第二输入端、第一输出端和第二输出端；所述第一异或单元的第一输入端用于输入轮密钥，所述第一异或单元的第二输入端与所述列混淆模块连接以输入所述第三列矩阵；所述暂存单元具有顺次连接的第一暂存寄存器、第二暂存寄存器和第三暂存寄存器；所述第一暂存寄存器的输入端与所述第一异或单元的第一输出端连接，以暂存3个处理后的所述第三列矩阵；所述第一暂存寄存器的输出端、所述第二暂存寄存器的输出端、所述第三暂存寄存器的输出端以及所述第一异或单元的第...

【专利技术属性】
技术研发人员：何家明，陈弟虎，杜文全，
申请(专利权)人：中山大学，
类型：发明
国别省市：广东,44