基于JESD204B的板间高速AD同步采集电路及同步方法技术

本发明专利技术提出一种基于JESD204B的板间高速AD同步采集电路及同步方法，采集电路包括同步控制板和K块采集板，所述同步控制板分别与每块采集板相连接，为每块采集板提供时序一致的同步控制信号和与AD外部采样时钟同源的同步参考时钟，使K块采集板间实现同步多路AD采集。采集电路采用了模块化设计，可进行多板重复堆叠；适用范围广，适用于任何基于JESD204B的ADC芯片；电路简单、有效、可靠，有效解决了系统小型化与系统性能指标要求逐步提升的矛盾。

【技术实现步骤摘要】
基于JESD204B的板间高速AD同步采集电路及同步方法
本专利技术属于信号处理
，具体涉及一种基于JESD204B的板间高速AD同步采集电路及同步方法。
技术介绍
传统采样数据采用多路数据线并行传输方式，易受码间同步及串扰影响，且PCB布线复杂，已难以满足多通道、高宽带、小型化数传终端需求。目前，模数转换器(ADC)正经历从并行LVDS(低压差分信号)和CMOS数字接口到高速串行接口的转变。JESD204B是一种高速串行接口协议，多用于高速模数转换器与后端数字信号处理设备间的数据传输，较相同性能指标下，采用JESD204B协议的模数转换器(ADC)较传统并行模数转换器尺寸缩小了75％，该协议由JESD204和JESD204A协议基础上发展而来，作为第3代高速串行转换器接口协议，具有前两代不同的优势，它能够确立系统中每个转换器的确定性延迟，多路ADC采集系统更易于搭建。随着系统小型化需求的增强，采用传统的多路数据线并行的ADC数据传输方式已往往无法满足的系统的采样需求。
技术实现思路
针对上述问题，本专利技术提出一种基于JESD204B的板间高速AD同步采集电路及同步方法，解决了基于JESD204B的多路ADC板间同步采集的问题。本专利技术的技术方案如下：一种基于JESD204B的板间高速AD同步采集电路，包括同步控制板和K块采集板；所述K块采集板结构相同，每块采集板有N个AD采集通道，在AD外部采样时钟ADCLK_IN和所述同步控制板输出的控制信号控制下，实现对多路模拟信号的AD同步采集；所述同步控制板分别与每块采集板相连接，为每块采集板提供时序一致的同步控制信号SYNC_IN和与所述AD外部采样时钟同源的同步参考时钟SYNC_REFCLK_OUT，使K块采集板间实现多路AD同步采集。进一步地，所述的每一块采集板都包括FPGAa、AD电路和时钟产生芯片；所述FPGAa在所述同步控制板输出的同步控制信号SYNC_IN和同步参考时钟SYNC_REFCLK_OUT的控制下，输出配置信号，配置时钟产生芯片和AD电路；所述AD电路由N个并行连接的AD器件AD1～ADN组成，对N路模拟信号进行AD采样；所述时钟产生芯片HM7043FPGAa的配置下，依据输入的所述AD外部采样时钟ADCLK_IN，输出AD同步采样所需的多路时钟信号，包括N路AD采样时钟和N路AD参考时钟。进一步地，所述AD外部采样时钟ADCLK_IN与N路AD采样时钟的频率相位均一致；N路AD采样时钟与N路AD参考时钟的相位一致。进一步地，所述时钟产生芯片使用AD外部采样时钟ADCLK_IN对FPGAa输出到时钟产生芯片的配置信号进行采样，在配置信号由高变低的时钟沿对输出的多路时钟信号进行同步，使N路AD采样时钟和N路AD参考时钟相位一致。进一步地，所述FPGAa在所述同步控制板输出的与采集板对应的同步触发信号SYNC_IN和同步参考时钟SYNC_REFCLK_OUT的控制下，通过N路SPI控制接口、JESD204B高速串行接口和链路初始化信号控制所述采集板中AD器件的AD1～ADN进行数据采样。进一步地，所述链路初始化信号为N路JESD204B高速串行接口的初始化信号，当所述N路链路初始化信号由低变高时，AD器件AD1～ADN与FPGAa进行N路JESD204B高速串行接口的初始化；初始化成功后，N路JESD204B高速串行接口传输AD采样数据；N路SPI控制接口用来调整AD器件AD1～ADN中N路AD参考时钟延时器参数。进一步地，所述同步控制板由时钟芯片和FPGAb组成；所述时钟芯片接收外部时钟输入信号SYNC_REFCLK_IN，产生同步参考时钟SYNC_REFCLK_OUT；分别输送到K块采集板和FPGAb；所述SYNC_REFCLK_IN为产生所述AD外部采样时钟ADCLK_IN的本振时钟；所述FPGAb在SYNC_REFCLK_OUT的控制下，产生同步输入信号SYNC_IN分别输送到K块采集板。进一步地，同步参考时钟SYNC_REFCLK_OUT的频率为所述AD外部采样时钟ADCLK_IN频率的1/128，同步参考频率SYNC_REFCLK_OUT的相位与外部时钟输入信号SYNC_REFCLK_IN一致；同步输入信号SYNC_IN为一个单脉冲，脉冲宽度为SYNC_REFCLK_OUT时钟周期；所述同步输入信号SYNC_IN在同步参考频率SYNC_REFCLK_OUT时钟的下降沿输出到K块采集板进行同步。进一步地，K块采集板中的每块采集板的N路AD采样时钟和N路AD参考时钟的布线长度均相等；分别连接每块采集板的SYNC_IN布线长度应相等；分别连接每块采集板的同步参考时钟SYNC_REFCLK_OUT的布线长度相等。一种基于JESD204B的板间高速AD同步采集电路的同步方法，包括以下步骤：步骤1、同步控制板中的时钟芯片输出同步参考时钟SYNC_REFCLK_OUT控制FPGAb产生SYNC_IN分别输出到每一块采集板，每一块采集板同时接收SYNC_IN；时钟芯片输出SYNC_REFCLK_OUT到每一块采集板，每一块采集板同时接收SYNC_REFCLK_OUT；步骤2、每一块采集板的FPGAa接收到同步控制板传来的对应的同步参考时钟SYNC_REFCLK_OUT和同步触发信号SYNC_IN后，产生时钟产生芯片的同步信号CLK_SYNC_IN，使时钟产生芯片产生的N路AD采样时钟与N路AD参考时钟相位一致；步骤3、采集板的FPGAa通过SPI控制接口，调整AD器件AD1～ADN中N路AD参考时钟延时器参数，使N路AD采样时钟与N路AD参考时钟的相对相位关系满足时序要求；步骤4、采集板的FPGAa通过链路初始化信号对AD器件的N路JESD204B高速串行接口的进行初始化；步骤5、初始化成功后，K块采集板的所有AD器件进行数据采样，实现板间高速AD的同步采集。根据上述技术方案，本专利技术的有益效果为：实现了基于JESD204B的多路ADC板间同步采集；采用了模块化设计，可进行多板重复堆叠；适用范围广，适用于任何基于JESD204B的ADC芯片；电路简单、有效、可靠，解决了系统小型化与系统性能指标要求逐步提升的矛盾。附图说明图1为基于JESD204B的板间高速AD同步采集电路原理图。具体实施方式下面结合附图对本专利技术的技术方案做进一步进行详细的解释和说明。本专利技术的技术方案具体描述如下：一种基于JESD204B的板间高速AD同步采集电路，如图1所示，包括同步控制板和K块采集板1～K；所述K块采集板结构相同，每块采集板有N个AD采集通道，在AD外部采样时钟和所述同步控制板输出的控制信号控制下，实现对多路模拟信号的AD同步采集，K块采集板组成的高速AD同步采集电路共有N*K个AD采集通道；所述同步控制板分别与每块采集板相连接，为每块采集板提供时序一致的同步控制信号SYNC_IN和与AD外部采样时钟同源的同步参考时钟SYNC_REFCLK_OUT，使K块采集板间的多路模拟信号的AD采集实现同步。所述的每一块采集板都包括时钟产生芯片HM7043、AD电路和FPGAa；所述FPGAa在同步控制板输出信号的控制下配置时钟产生芯片HM7043和AD电路；所述本文档来自技高网...

【技术保护点】
一种基于JESD204B的板间高速AD同步采集电路，其特征在于，包括同步控制板和K块采集板；所述K块采集板结构相同，每块采集板有N个AD采集通道，在AD外部采样时钟ADCLK_IN和所述同步控制板输出的控制信号控制下，实现对多路模拟信号的AD同步采集；所述同步控制板分别与每块采集板相连接，为每块采集板提供时序一致的同步控制信号SYNC_IN和与所述AD外部采样时钟同源的同步参考时钟SYNC_REFCLK_OUT，使K块采集板间实现多路AD同步采集。

【技术特征摘要】
1.一种基于JESD204B的板间高速AD同步采集电路，其特征在于，包括同步控制板和K块采集板；所述K块采集板结构相同，每块采集板有N个AD采集通道，在AD外部采样时钟ADCLK_IN和所述同步控制板输出的控制信号控制下，实现对多路模拟信号的AD同步采集；所述同步控制板分别与每块采集板相连接，为每块采集板提供时序一致的同步控制信号SYNC_IN和与所述AD外部采样时钟同源的同步参考时钟SYNC_REFCLK_OUT，使K块采集板间实现多路AD同步采集。2.根据权利要求1所述的同步采集电路，其特征在于，所述的每一块采集板都包括FPGAa、AD电路和时钟产生芯片；所述FPGAa在所述同步控制板输出的同步控制信号SYNC_IN和同步参考时钟SYNC_REFCLK_OUT的控制下，输出配置信号，配置时钟产生芯片和AD电路；所述AD电路由N个并行连接的AD器件AD1～ADN组成，对N路模拟信号进行AD采样；所述时钟产生芯片HM7043FPGAa的配置下，依据输入的所述AD外部采样时钟ADCLK_IN，输出AD同步采样所需的多路时钟信号，包括N路AD采样时钟和N路AD参考时钟。3.根据权利要求2所述的同步采集电路，其特征在于，所述AD外部采样时钟ADCLK_IN与N路AD采样时钟的频率相位均一致；N路AD采样时钟与N路AD参考时钟的相位一致。4.根据权利要求3所述的同步采集电路，其特征在于，所述时钟产生芯片使用AD外部采样时钟ADCLK_IN对FPGAa输出到时钟产生芯片的配置信号进行采样，在配置信号由高变低的时钟沿对输出的多路时钟信号进行同步，使N路AD采样时钟和N路AD参考时钟相位一致。5.根据权利要求3所述的同步采集电路，其特征在于，所述FPGAa在所述同步控制板输出的与采集板对应的同步触发信号SYNC_IN和同步参考时钟SYNC_REFCLK_OUT的控制下，通过N路SPI控制接口、JESD204B高速串行接口和链路初始化信号控制所述采集板中AD器件的AD1～ADN进行数据采样。6.根据权利要求5所述的同步采集电路，其特征在于，所述链路初始化信号为N路JESD204B高速串行接口的初始化信号，当所述N路链路初始化信号由低变高时，AD器件AD1～ADN与FPGAa进行N路JESD204B高速串行接口的初始化；初始化成功后，N路JESD204B高速串行接口传输AD采样数据；N路SPI控制接口用来调整AD器件AD1～ADN中N路AD参考时钟延时器参数。7.根据权利要求1所述的...

【专利技术属性】
技术研发人员：崔艳松，冯洋，孙东方，付常焜，刘思庆，
申请(专利权)人：北京华航无线电测量研究所，
类型：发明
国别省市：北京,11