半导体堆叠体制造技术
Semiconductor stack
A semiconductor stack includes a substrate made of silicon carbide, and an epitaxial layer disposed on the substrate and made of silicon carbide. The epitaxial main surface of the epitaxial layer is a carbon surface with 4 degrees or smaller deviation angles relative to the C mask, and the epitaxial main surface is the main surface opposite to the substrate. A plurality of first recesses are formed in the epitaxial main surface, and the first concave part has a rectangular circumference shape when viewed from a plane view. In the epitaxial main surface, the density of the second concave part formed in the first concave part and as a concave part deeper than the first concave part is lower than or equal to 10cm.
【技术实现步骤摘要】
【国外来华专利技术】半导体堆叠体
本专利技术涉及一种半导体堆叠体。本申请是基于并要求于2015年10月13日提交的日本专利申请No.2015-202024的优先权，该日本专利申请的全部内容通过引用并入本文。
技术介绍
在专利文献1中，当将由特定材料制成的电极用于SiC半导体器件时，提出了通过提高绝缘膜的可靠性来提高操作可靠性的措施。专利文献1：日本特许专利申请公开No.2014-38899
技术实现思路
根据本公开的一种半导体堆叠体包括：衬底，其由碳化硅制成；以及外延层，其设置在所述衬底上并且由碳化硅制成。所述外延层的主表面是相对于c面具有4°或更小的偏离角的碳表面，所述主表面是与所述衬底相反的主表面。在所述外延主表面中形成有多个第一凹部，从平面图看时，所述第一凹部具有矩形形状的外形。在外延主表面中，在第一凹部中形成并且作为比第一凹部深的凹陷的第二凹部的密度低于或等于10cm-2。附图说明图1是例示了半导体堆叠体的结构示例的示意性剖视图；图2是例示了外延主表面的状态的示意性平面图；图3是例示了沿着图2的A-A线段截取的横截面示例的示意性剖视图；图4是例示了沿着图2的A-A线段截取的横截面...
【技术保护点】
一种半导体堆叠体，包括：衬底，所述衬底由碳化硅制成；以及外延层，所述外延层设置在所述衬底上并且由碳化硅制成，其中，所述外延层的外延主表面是相对于c面具有4°或更小的偏离角的碳表面，所述外延主表面是与所述衬底相反的主表面，其中，在所述外延主表面中形成有多个第一凹部，所述多个第一凹部在平面图中具有矩形的外形，并且其中，在所述外延主表面中，第二凹部的密度低于或等于10cm
【技术特征摘要】
【国外来华专利技术】2015.10.13 JP 2015-2020241.一种半导体堆叠体，包括：衬底，所述衬底由碳化硅制成；以及外延层，所述外延层设置在所述衬底上并且由碳化硅制成，其中，所述外延层的外延主表面是相对于c面具有4°或更小的偏离角的碳表面，所述外延主表面是与所述衬底相反的主表面，其中，在所述外延主表面中形成有多个第一凹部，所述多个第一凹部在平面图中具有矩形的外形，并且其中，在所述外延主表面中，第二凹部的密度低于或等于10cm-2，所述第二凹部形成在所述第一凹部中并且是比所述第一凹部深的凹部。2.根据权利要求1所述的半导体堆叠体，其中，所述第一凹部连接穿透位错，所述穿透位错在厚度方向上...
【专利技术属性】
技术研发人员：西口太郎，斋藤雄，山本裕史，
申请(专利权)人：住友电气工业株式会社，
类型：发明
国别省市：日本,JP
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