一种数据自动同步电路、数据同步设备及数据同步方法技术

本发明专利技术公开了一种数据自动同步电路、数据同步设备及数据同步方法，该数据自动同步电路包括：输入输出延迟模块，用于接收图像传感器发送的当前帧图像数据；同步码信息检测模块，与所述输入输出延迟模块连接，所述同步码信息检测模块用于检测所述当前帧图像数据中包括的同步码信息，所述同步码信息包括行头信息和行尾信息；延时调节模块，与所述同步码信息检测模块连接，所述延时调节模块用于根据所述同步码信息，进行数据自动同步。本发明专利技术实施例的方案中，解决了现有技术中存在的在基于FPGA进行数据采集时，除图像传感器外，需要增加其他器件向FPGA发送特定的训练序列才能实现数据自动同步的技术问题，实现了根据图像数据本身完成数据自动同步的技术效果。

【技术实现步骤摘要】
一种数据自动同步电路、数据同步设备及数据同步方法
本专利技术涉及信息处理领域，尤其涉及一种数据自动同步电路、数据同步设备及数据同步方法。
技术介绍
对于基于FPGA(FieldProgrammableGateArray；现场可编程逻辑门阵列)的传感器数据采集而言，数据同步是其需要解决的核心问题，但一直以来，对传感器和FPGA之间传输的LVDS(Low-VoltageDifferentialSignaling；低电压差分信号)的数据同步都是一个难点，现有的xilinx的LVDS接口的同步方案中，需要使用两个输入串并转换逻辑模块iserdes，并且，需要数据发送端发送特定的训练序列进行数据同步，其数据同步过程主要分为以下两步。在进行位同步时，数据发送端发送特定的训练序列，数据接收端调节输入输出延迟模块IODELAY的TAP数，其中，TAP是调节IODELAY的数据延时的最小刻度，TAP数反应了数据延迟的大小，数据接收端将IODELAY的数据延时从0到最大的TAP数进行调节，直到训练序列同步正确，然后，记录训练序列同步正确时的TAP数，则位同步完成。在进行字同步时，数据发送端也需要发送特定的训练序列，当数据接收端未检测到需要的多位特定字同步并行数据时，则使并行数据向下移动一个数据，继续进行检测，直到检测到需要的特定字同步并行数据，则字同步结束。由上述分析可知，现有技术中，在基于FPGA进行数据采集时，数据发送端需要向FPGA芯片发送特定的训练序列，但是图像传感器本身无法发送特定的训练序列，因此，在基于FPGA进行数据采集时，除图像传感器外，还需要增加其他器件，用于在数据采集之前向FPGA发送特定的训练序列，其他器件可以为任意微处理器。可见，现有技术中存在的技术问题是：在基于FPGA进行数据采集时，除图像传感器外，需要增加其他器件向FPGA发送特定的训练序列才能实现数据同步。
技术实现思路
本专利技术的目的是提供一种数据自动同步电路、数据同步设备及数据同步方法，用于解决现有技术中存在的，在基于FPGA进行数据采集时，除图像传感器外，需要增加其他器件向FPGA发送特定的训练序列才能实现数据同步的技术问题。为了实现上述专利技术目的，本专利技术实施例第一方面提供一种数据自动同步电路，包括：输入输出延迟模块，用于接收图像传感器发送的当前帧图像数据；同步码信息检测模块，与所述输入输出延迟模块连接，所述同步码信息检测模块用于检测所述当前帧图像数据中包括的同步码信息，所述同步码信息包括行头信息和行尾信息；延时调节模块，与所述同步码信息检测模块连接，所述延时调节模块用于根据所述同步码信息，进行数据同步。可选的，所述延时调节模块用于：确定所述当前帧图像数据中包括的行头信息和行尾信息的个数；在所述行头信息和行尾信息的个数与预设个数相同时，确定数据同步成功。可选的，所述延时调节模块用于：基于所述输入输出延迟模块在接收所述当前帧图像数据时的当前延时，确定所述输入输出延迟模块接收后续图像数据时的同步延时；并将所述输入输出延迟模块的延时锁定为所述同步延时。可选的，所述延时调节模块用于：确定所述同步延时为所述当前延时；或将所述当前延时增大第一预设值，获得所述同步延时；或将所述当前延时确定为数据同步成功的最小延时，依次增大所述输入输出延迟模块的延时，直到确定数据同步成功的最大延时，并将所述最小延时和所述最大延时的均值确定为所述同步延时。可选的，所述电路还包括：输入双倍速率模块，连接在所述输入输出延迟模块和所述同步码信息检测模块之间，所述输入双倍速率模块用于将所述当前帧图像数据的双沿数据转换为上升沿数据，并输出转换后的数据；并行数据生成模块，与所述输入输出延迟模块和所述输入双倍速率模块连接，所述并行数据生成模块用于在所述行头信息和行尾信息的个数与所述预设个数相同时，确定所述行头信息和所述行尾信息在所述当前帧图像数据中的位置；并根据所述行头信息、所述行尾信息的位置和所述转换后的数据，依次输出N位并行数据，其中，N为固定值。可选的，所述延时调节模块用于：在所述行头信息和行尾信息的个数与所述预设个数不同时，确定数据同步失败，并将所述输入输出延迟模块的延时增大第二预设值。本专利技术实施例第二方面提供一种数据同步设备，包括一个或多个图像传感器和如第一方面所述的数据自动同步电路。本专利技术实施例第三方面提供一种数据同步方法，包括：接收图像传感器发送的当前帧图像数据；检测所述当前帧图像数据中包括的同步码信息，所述同步码信息包括行头信息和行尾信息；基于所述同步码信息，进行数据同步。可选的，基于所述同步码信息，进行数据同步，包括：确定所述当前帧图像数据中包括的行头信息和行尾信息的个数；若所述行头信息和行尾信息的个数与预设个数相同，则确定数据同步成功。可选的，在确定数据同步成功之后，所述方法还包括：基于数据同步设备的输入输出延迟模块在接收所述当前帧图像数据时的当前延时，确定所述输入输出延迟模块接收后续图像数据时的同步延时；将所述输入输出延迟模块的延时锁定为所述同步延时。可选的，基于数据同步设备的输入输出延迟模块在接收所述当前帧图像数据时的当前延时，确定同步延时，包括：确定所述同步延时为所述当前延时；或将所述当前延时增大第一预设值，获得所述同步延时；或将所述当前延时确定为数据同步成功的最小延时，依次增大所述输入输出延迟模块的延时，直到确定数据同步成功的最大延时，并将所述最小延时和所述最大延时的均值确定为所述同步延时。可选的，所述方法还包括：将所述当前帧图像数据的双沿数据转换为上升沿数据，并输出转换后的数据；若所述行头信息和行尾信息的个数与所述预设个数相同，确定所述行头信息和所述行尾信息在所述当前帧图像数据中的位置；根据所述行头信息、所述行尾信息的位置和所述转换后的数据，依次输出N位并行数据，其中，N为固定值。可选的，若所述行头信息和行尾信息的个数与所述预设个数不同，则确定数据同步失败，并将所述输入输出延迟模块的延时增大第二预设值。本专利技术实施例中的一个或者多个技术方案，至少具有如下技术效果或者优点：1、本专利技术实施例的方案中，在接收图像传感器发送的当前帧图像数据后，通过同步码信息检测模块检测当前帧图像数据中包括的同步码信息，所述同步码信息中包括行头信息和行尾信息，然后，延时调节模块根据所述同步码信息，进行数据同步。可见，本专利技术实施例的方案中，通过图像数据本身的同步码信息进行数据同步，不需要增加其他器件向FPGA发送特定的训练序列来实现数据同步，从而解决了现有技术中存在的，在基于FPGA进行数据采集时，除图像传感器外，需要增加其他器件向FPGA发送特定的训练序列才能实现数据同步的技术问题，实现了根据图像数据本身完成数据同步的技术效果。2、本专利技术实施例的方案中，延时调节模块通过确定所述当前帧图像数据包括的行头信息和行尾信息的个数；在所述行头信息和行尾信息的个数与预设个数相同时，确定数据同步成功。具体的，在所述行头信息和行尾信息的个数与预设个数相同时，说明数据采集正确，这样就实现了数据的位同步；进一步，在检测到行头信息和行尾信息后，可以根据行头信息和行尾信息的位置，实现数据的字同步，因此，本专利技术实施例中，避免了数据发送端分别向FPGA发送特定的训练序列，以分别实现位同步和字同步，实现了根本文档来自技高网...

【技术保护点】
一种数据自动同步电路，其特征在于，包括：输入输出延迟模块，用于接收图像传感器发送的当前帧图像数据；同步码信息检测模块，与所述输入输出延迟模块连接，所述同步码信息检测模块用于检测所述当前帧图像数据中包括的同步码信息，所述同步码信息包括行头信息和行尾信息；延时调节模块，与所述同步码信息检测模块连接，所述延时调节模块用于根据所述同步码信息，进行数据同步。

【技术特征摘要】
1.一种数据自动同步电路，其特征在于，包括：输入输出延迟模块，用于接收图像传感器发送的当前帧图像数据；同步码信息检测模块，与所述输入输出延迟模块连接，所述同步码信息检测模块用于检测所述当前帧图像数据中包括的同步码信息，所述同步码信息包括行头信息和行尾信息；延时调节模块，与所述同步码信息检测模块连接，所述延时调节模块用于根据所述同步码信息，进行数据同步。2.如权利要求1所述的电路，其特征在于，所述延时调节模块用于：确定所述当前帧图像数据中包括的行头信息和行尾信息的个数；在所述行头信息和行尾信息的个数与预设个数相同时，确定数据同步成功。3.如权利要求2所述的电路，其特征在于，所述延时调节模块用于：基于所述输入输出延迟模块在接收所述当前帧图像数据时的当前延时，确定所述输入输出延迟模块接收后续图像数据时的同步延时；并将所述输入输出延迟模块的延时锁定为所述同步延时。4.如权利要求3所述的电路，其特征在于，所述延时调节模块用于：确定所述同步延时为所述当前延时；或将所述当前延时增大第一预设值，获得所述同步延时；或将所述当前延时确定为数据同步成功的最小延时，依次增大所述输入输出延迟模块的延时，直到确定数据同步成功的最大延时，并将所述最小延时和所述最大延时的均值确定为所述同步延时。5.如权利要求2所述的电路，其特征在于，所述电路还包括：输入双倍速率模块，连接在所述输入输出延迟模块和所述同步码信息检测模块之间，所述输入双倍速率模块用于将所述当前帧图像数据的双沿数据转换为上升沿数据，并向所述同步码信息检测模块输出转换后的数据；并行数据生成模块，与所述输入双倍速率模块和所述同步码信息检测模块连接，所述并行数据生成模块用于在所述行头信息和行尾信息的个数与所述预设个数相同时，确定所述行头信息和所述行尾信息在所述当前帧图像数据中的位置；并根据所述行头信息、所述行尾信息的位置和所述转换后的数据，依次输出N位并行数据，其中，N为固定值。6.如权利要求2所述的电路，其特征在于，所述延时调节模块用于：在所述行头信息和行尾信息的个...

【专利技术属性】
技术研发人员：雷雨，张一中，
申请(专利权)人：成都观界创宇科技有限公司，
类型：发明
国别省市：四川,51