The utility model presents a discrete clock connection structure for the display module drive circuit, which is characterized by a number of bus transceivers corresponding to the terminal J1, the terminal J2, a number of LED drives and each LED driver, each of which has several parallel LED drives, and the terminal J1 is used. The clock signal is acquired and connected to the input side of each bus transceiver, and the output side of each bus transceiver leads to a clock bus for the connection of the LED driver, and the output side of one of the bus transceivers is also connected to the connection terminal J2 to transmit the clock signal. The utility model realizes the vertical design of the clock circuit by multiple bus transceivers, avoiding the interference on the clock signals or the failure of the follow-up circuit caused by the clock signal failure, and the bus transceiver relays the clock signal, and can overcome the weakness of the Shi Zhongxin signal during the transmission process. The obstacle clock signal is clear and stable.
【技术实现步骤摘要】
一种显示模块驱动电路的分立时钟连线结构
本技术属于电子
,具体涉及一种显示模块驱动电路的分立时钟连线结构。
技术介绍
在LED显示屏驱动电路当中,各LED发光单元是由与之对应的一个或多个LED恒流驱动器控制的,考虑到复杂的LED发光动作,各LED恒流驱动器需要接入清晰稳定的时钟信号。现有电路大多数情况下是一条时钟总线同时供多个芯片器件挂接,根据芯片器件及其后级电路的情况不同,容易令各器件之间产生时钟信号干扰,对后级电路有不良影响。此外,由于共用时钟总线,一旦挂接的器件及后续电路出现故障,技术人员往往较难判断是时钟信号故障还是器件故障,为故障原因的排查及故障位置的确认增加麻烦。
技术实现思路
为克服现有技术中存在的问题,本技术提出一种显示模块驱动电路的分立时钟连线结构,解决现有电路结构中的时钟信号干扰、时钟信号传递过程中衰弱的问题,具体
技术实现思路
如下:一种显示模块驱动电路的分立时钟连线结构,包括接线端子J1、接线端子J2、若干组LED驱动器及与各组LED驱动器一一对应的若干个总线收发器,每组具有若干个并列的LED驱动器,所述接线端子J1用于获取时钟信号并与各总线收发器的输入侧相连,各总线收发器的输出侧分别引出一时钟总线以供所述LED驱动器挂接,且其中一个总线收发器的输出侧还与所述接线端子J2相接以传递时钟信号。于本技术的一个或多个实施例中,所述总线收发器至少包括总线收发器U1和总线收发器U2,所述总线收发器U1提供有输入端A0、A1,输出端B0、B1,所述输入端A0与所述输出端BO内部连通,所述输入端A1和所述输出端B1内部连通;所述总线收发器U2提供有输入端A ...
【技术保护点】
一种显示模块驱动电路的分立时钟连线结构,其特征在于:包括接线端子J1、接线端子J2、若干组LED驱动器及与各组LED驱动器一一对应的若干个总线收发器,每组具有若干个并列的LED驱动器,所述接线端子J1用于获取时钟信号并与各总线收发器的输入侧相连,各总线收发器的输出侧分别引出一时钟总线以供所述LED驱动器挂接,且其中一个总线收发器的输出侧还与所述接线端子J2相接以传递时钟信号。
【技术特征摘要】
1.一种显示模块驱动电路的分立时钟连线结构,其特征在于:包括接线端子J1、接线端子J2、若干组LED驱动器及与各组LED驱动器一一对应的若干个总线收发器,每组具有若干个并列的LED驱动器,所述接线端子J1用于获取时钟信号并与各总线收发器的输入侧相连,各总线收发器的输出侧分别引出一时钟总线以供所述LED驱动器挂接,且其中一个总线收发器的输出侧还与所述接线端子J2相接以传递时钟信号。2.根据权利要求1所述的显示模块驱动电路的分立时钟连线结构,其特征在于:所述总线收发器至少包括总线收发器U1和总线收发器U2,所述总线收发器U1提供有输入端A0、A1,输出端B0、B1,所述输入端A0与所述输出端BO内部连通,所述输入端A1和所述输出端B1内部连通;所述总线收发器U2提供有...
【专利技术属性】
技术研发人员:詹光静,肖文玉,付鑫,
申请(专利权)人:中山市宏晟祥光电照明科技有限公司,
类型:新型
国别省市:广东,44
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