测试访存有效带宽的装置及方法制造方法及图纸

本发明专利技术提供一种测试访存有效带宽的装置及方法。所述装置包括PCIe控制器、内存写引擎模块、内存读引擎模块和内存控制器，PCIe控制器通过PCIe接口与主机连接；主机用于向所述装置下发控制指令和读取计数指令，启动和停止进而计算出访存有效带宽；PCIe控制器用于解析与主机的PCIe接口时序，提取主机发送过来的PCIe事务层报文，解析出其中的读写请求并译码发送到对应的模块；内存写引擎模块用于根据访问方式和访问空间发起内存写请求，组织与内存控制器接口信号数据格式和时序要求；内存读引擎模块用于根据访问方式和访问空间发起内存读请求，组织与内存控制器接口信号时序要求和等待内存控制器返回的数据信号；内存控制器用于为用户侧提供至少四套读写访问接口。

Devices and methods for testing the available bandwidth

The present invention provides a device and method for testing the available bandwidth. The device comprises a PCIe controller, memory module, memory read and write engine engine module and memory controller, the PCIe controller is connected with the host computer via PCIe interface; the host to the device under the control instruction and reading instruction count, start and stop being calculated to effective bandwidth; PCIe controller for PCIe interface timing analysis and host extraction, PCIe transaction layer message sent by the host, of which read and write requests and send to the corresponding decoding module; memory write engine module is used to access and access to the space launch according to the memory write request, and memory controller interface signal data format and timing requirements; memory read engine module is used to access and access to space launch memory read requests, and memory controller interface signal timing requirements and wait for the memory controller to return The back of the data signal; the memory controller is used to provide at least four read-write access interfaces for the user side.

【技术实现步骤摘要】
测试访存有效带宽的装置及方法
本专利技术涉及计算机
，尤其涉及一种测试访存有效带宽的装置及方法。
技术介绍
网络安全
应用TOE(TCPOffloadEngine，TCP卸载引擎)技术来加速网络响应和提高服务器的性能。目前TOE技术常见的应用领域包括报文TCP(TransmissionControlProtocol，传输控制协议)流管理和排序、ACL(AccessControlList，访问控制列表)规则过滤和字符串匹配等，这些功能都有一个共同的特点，需要大容量的板载内存。不同功能模块访问内存的方式不同，大概可以分为三类：第一、单burst(突发)随机地址只读访问，例如查询ACL规则表或者查询TCP连接管理哈希表等。第二、随机长度读写并发访问，例如流排序缓存原始报文等。第三、根据访问空间大小不同，访存地址的排列方式可以分为{row，bank，col}和{bank、row，col}两种排列方式。网络加速系统设计时，片外缓存的有效带宽往往是系统性能的瓶颈。现有技术中预估访问片外缓存的有效带宽一般采取如下方法：理论带宽乘以内存访问效率经验值，而内存访问效率与访问方式和访问空间大小相关，所以凭经验值会带来较大误差，有可能会造成系统设计返工的可能。
技术实现思路
本专利技术提供的测试访存有效带宽的装置及方法，能够在线测试多种访问方式下的内存有效带宽，为系统设计的性能方面提供参考依据。第一方面，本专利技术提供一种测试访存有效带宽的装置，包括PCIe控制器、内存写引擎模块、内存读引擎模块和内存控制器，所述PCIe控制器通过PCIe接口与主机连接；其中，所述主机，用于通过PCIe接口向所述装置下发控制指令和读取计数指令，启动和停止进而计算出访存有效带宽；所述PCIe控制器，用于解析所述装置与主机的PCIe接口时序，提取所述主机发送过来的PCIe事务层报文，解析出其中的读写请求，并译码发送到对应的模块；所述内存写引擎模块，用于根据访问方式和访问空间，发起内存写请求，组织与所述内存控制器接口信号数据格式和时序要求；所述内存读引擎模块，用于根据访问方式和访问空间，发起内存读请求，组织与所述内存控制器接口信号时序要求和等待所述内存控制器返回的数据信号；所述内存控制器，用于为用户侧提供与内存之间的至少四套读写访问接口，根据内存芯片的相关参数发起内存芯片侧的相关操作。可选地，所述PCIe控制器，还用于在读寄存器操作下从所述内存读引擎模块将读回的数据打包发送到主机。可选地，所述内存芯片的相关参数包括刷新周期间隔和读写切换延迟。可选地，所述内存芯片侧的相关操作包括刷新和预充电。第二方面，本专利技术提供一种测试访存有效带宽的方法，包括：主机通过PCIe接口向PCIe控制器下发控制指令和读取计数指令；PCIe控制器解析与主机的PCIe接口时序，提取主机发送过来的PCIe事务层报文，解析出其中的读写请求，并译码发送到对应的模块；内存写引擎模块根据访问方式和访问空间，发起内存写请求，组织与内存控制器接口信号数据格式和时序要求；内存读引擎模块根据访问方式和访问空间，发起内存读请求，组织与内存控制器接口信号时序要求和等待内存控制器返回的数据信号；内存控制器为用户侧提供与内存之间的至少四套读写访问接口，根据内存芯片的相关参数发起内存芯片侧的相关操作；主机通过PCIe接口向PCIe控制器下发测试停止指令，计算访存有效带宽。可选地，在随机地址只读模式下，所述计算访存有效带宽包括：按照如下公式计算访存有效带宽：M/(T2-T1)，单位为pps；其中，T1为所记录的收到第一次请求返回数据的时间，单位为秒，M为收到停止信号后所记录的发送请求的次数，T2为所记录的最后一次请求返回数据的时间，单位为秒。可选地，在连续地址读写并发模式下，所述计算访存有效带宽包括：按照如下公式计算写有效带宽：WrLen/(WrT2-WrT1)，单位为bps，按照按照如下公式计算读有效带宽：RdLen/(RdT2-RdT1)，单位为bps；其中，WrLen为所记录的写请求大小总和，单位为比特，WrT1为所记录的第一次写请求时间，单位为秒，WrT2为所记录的最后一次写请求时间，单位为秒；RdLen为所记录的读请求大小总和，单位为比特，RdT1为所记录的第一次读请求数据返回时间，单位为秒，RdT2为所记录的最后一次读请求数据返回时间，单位为秒。本专利技术实施例提供的测试访存有效带宽的装置及方法，能够在线测试多种访问方式下的内存有效带宽，为系统设计的性能方面提供参考依据，为硬件平台选型和系统架构设计提供参考依据，避免项目到测试阶段发现问题后，造成工期延误和成本损失。附图说明图1为本专利技术实施例提供的测试访存有效带宽的装置的结构示意图；图2为本专利技术一实施例提供的测试访存有效带宽的方法的流程图；图3为本专利技术另一实施例提供的测试访存有效带宽的方法的流程图；图4为本专利技术再一实施例提供的测试访存有效带宽的方法的流程图。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。本专利技术实施例提供一种测试访存有效带宽的装置，如图1所示，所述测试访存有效带宽的装置1包括PCIe控制器11、内存写引擎模块12、内存读引擎模块13和内存控制器14，所述PCIe控制器11通过PCIe接口与主机3连接；其中，所述主机3，用于通过PCIe接口向所述测试访存有效带宽的装置1下发控制指令和读取计数指令，启动和停止进而计算出有效带宽；所述PCIe控制器11，用于解析所述测试访存有效带宽的装置1与主机3的PCIe接口时序，提取主机3发送过来的PCIe事务层报文，解析出其中的读写请求，并译码发送到对应的模块；对于读寄存器操作，还需从各个模块将读回的数据打包发送到主机3；内存写引擎模块12，用于根据访问方式和访问空间，发起内存写请求，组织与内存控制器14接口信号数据格式和时序要求；内存读引擎模块13，用于根据访问方式和访问空间，发起内存读请求，组织与内存控制器14接口信号时序要求和等待内存控制器14返回的数据信号；所述内存控制器14，用于为用户侧提供至少四套读写访问接口，根据内存芯片刷新周期间隔、读写切换延迟等参数，发起芯片侧的刷新、预充电等操作。其中，大方框外的内存2是待访问的片外空间，可以是DDR2SDRAM、DDR3SDRAM、DDR4SDRAM或DDR2SRAM等，主机3是支持PCIe插槽的服务器或者个人PC等。本专利技术实施例提供的测试访存有效带宽的装置，能够在线测试多种访问方式下的内存有效带宽，为系统设计的性能方面提供参考依据，为硬件平台选型和系统架构设计提供参考依据，避免项目到测试阶段发现问题后，造成工期延误和成本损失。本专利技术实施例提供一种测试访存有效带宽的方法，如图2所示，所述方法包括：S21、主机通过PCIe接口向PCIe控制器下发控制指令和读取计数指令；S22、PCIe控制器解析与主机的PCIe接口时序，提取主机发送过来的PCIe事务层报文，解析出其中的本文档来自技高网...

【技术保护点】
一种测试访存有效带宽的装置，其特征在于，包括PCIe控制器、内存写引擎模块、内存读引擎模块和内存控制器，所述PCIe控制器通过PCIe接口与主机连接；其中，所述主机，用于通过PCIe接口向所述装置下发控制指令和读取计数指令，启动和停止进而计算出访存有效带宽；所述PCIe控制器，用于解析所述装置与主机的PCIe接口时序，提取所述主机发送过来的PCIe事务层报文，解析出其中的读写请求，并译码发送到对应的模块；所述内存写引擎模块，用于根据访问方式和访问空间，发起内存写请求，组织与所述内存控制器接口信号数据格式和时序要求；所述内存读引擎模块，用于根据访问方式和访问空间，发起内存读请求，组织与所述内存控制器接口信号时序要求和等待所述内存控制器返回的数据信号；所述内存控制器，用于为用户侧提供与内存之间的至少四套读写访问接口，根据内存芯片的相关参数发起内存芯片侧的相关操作。

【技术特征摘要】
1.一种测试访存有效带宽的装置，其特征在于，包括PCIe控制器、内存写引擎模块、内存读引擎模块和内存控制器，所述PCIe控制器通过PCIe接口与主机连接；其中，所述主机，用于通过PCIe接口向所述装置下发控制指令和读取计数指令，启动和停止进而计算出访存有效带宽；所述PCIe控制器，用于解析所述装置与主机的PCIe接口时序，提取所述主机发送过来的PCIe事务层报文，解析出其中的读写请求，并译码发送到对应的模块；所述内存写引擎模块，用于根据访问方式和访问空间，发起内存写请求，组织与所述内存控制器接口信号数据格式和时序要求；所述内存读引擎模块，用于根据访问方式和访问空间，发起内存读请求，组织与所述内存控制器接口信号时序要求和等待所述内存控制器返回的数据信号；所述内存控制器，用于为用户侧提供与内存之间的至少四套读写访问接口，根据内存芯片的相关参数发起内存芯片侧的相关操作。2.根据权利要求1所述的装置，其特征在于，所述PCIe控制器，还用于在读寄存器操作下从所述内存读引擎模块将读回的数据打包发送到主机。3.根据权利要求1所述的装置，其特征在于，所述内存芯片的相关参数包括刷新周期间隔和读写切换延迟。4.根据权利要求1所述的装置，其特征在于，所述内存芯片侧的相关操作包括刷新和预充电。5.一种测试访存有效带宽的方法，其特征在于，包括：主机通过PCIe接口向PCIe控制器下发控制指令和读取计数指令；PCIe控制器解析与主机的PCIe接口时序，提取主机发送过来的PCIe事务层报文，解析出其中的...

【专利技术属性】
技术研发人员：纪奎，刘立，窦晓光，王晖，
申请(专利权)人：曙光信息产业北京有限公司，
类型：发明
国别省市：北京,11