一种上拉加速电路制造技术

本发明专利技术公开了一种上拉加速电路，用于上拉一输出端口，所述输出端口被电压嵌位。所述上拉加速电路包括：比较器，被配置成将所述输出端口的电压与一嵌位电压进行比较，其中，所述嵌位电压与所述输出端口的最终电压相关联；上拉晶体管，被配置成与所述比较器的输出耦接，其中，当所述输出端口的电压小于所述嵌位电压时，所述上拉晶体管导通，上拉打开；当所述输出端口的电压大于所述嵌位电压时，所述上拉晶体管断开，上拉关闭；其中，所述上拉晶体管的源极直接与工作电压连接，其栅极与所述输出端口连接，其漏极与所述比较器的输出耦接。

A pull-up acceleration circuit

The invention discloses a pull up acceleration circuit, which is used to pull up an output port, and the output port is inlaid by voltage. The pull-up circuit comprises a comparator, acceleration is configured to the voltage output port and a clamping voltage are compared, among them, the block end voltage and the output voltage of the associated port; the pull-up transistor, configured to output coupling with the comparator, which. When the voltage of the output port is less than the clamping voltage, the pull-up transistor is turned on, pull open; voltage when the output port is greater than the clamping voltage, the pull-up transistor is turned off, pull off; among them, the pull-up transistor source directly connected with the working voltage, the gate and the output port is connected, the drain output coupling pole with the comparator.

【技术实现步骤摘要】
一种上拉加速电路
本专利技术涉及上拉加速电路，尤其涉及端口被钳位，而该端口的上拉驱动能力有一定要求的上拉加速电路。
技术介绍
芯片的端口被要求钳位在一定的电压范围之内，而该端口的上拉驱动能力的要求又不能因此而降低要求。因此，如何更快的对该端口进行上拉就成了比较棘手的问题之一。图1示出传统的上拉电路。如图1所示，传统方式是通过逻辑电路(LOGIC2)101将控制信号由当前电压域转换到所需电压域(不是必须，可以根据实际耐压情况选择是否使用电路)，直接控制上拉晶体管102(即，Mp1，输出驱动Buffer)，再通过输出电压嵌位电路103对输出电位进行钳位。图2示出上拉电路芯片的外部电路。结合图1和图2所示，随着输出端口(OUT)电压的不断上升，上拉晶体管102与输出电压嵌位电路103中的嵌位管Mn的栅极－源极(Gate-Source)压差不断缩小，驱动电流会越来越小，上拉速度逐渐变缓，因此，造成上拉时间变长。因此，亟需一种能对端口进行快速上拉的技术方案。
技术实现思路
为解决上拉速度要求的问题，本专利技术提供了一种加速上拉电路，用于上拉一输出端口，所述输出端口被电压嵌位，其特征在于，所述上拉加速电路包括：比较器，被配置成将所述输出端口的电压与一嵌位电压进行比较，其中，所述嵌位电压与所述输出端口的最终电压相关联；上拉晶体管，被配置成与所述比较器的输出耦接，其中，当所述输出端口的电压小于所述嵌位电压时，所述上拉晶体管导通，上拉打开；当所述输出端口的电压大于所述嵌位电压时，所述上拉晶体管断开，上拉关闭；其中，所述上拉晶体管的源极直接与工作电压连接，其栅极与所述输出端口连接，其漏极与所述比较器的输出耦接。在一实施例中，所述上拉加速电路还包括逻辑电路，所述逻辑电路连接在所述比较器与所述上拉晶体管之间。在一实施例中，所述逻辑电路包括：第一输入端，所述第一输入端与所述比较器的输出端连接；第二输入端，所述第二输入端与一电压调节信号连接；以及输出端，所述输出端的输出与所述上拉晶体管的漏极连接。在一实施例中，所述输出端口与充电电容耦接。在一实施例中，所述逻辑电路被配置成在所述电压调节信号从0→1后，第一次检测到所述输出端口的电压小于所述嵌位电压时，所述逻辑电路的输出将所述上拉晶体管打开，从而对所述充电电容充电，之后再检测到所述输出端口的电压大于所述嵌位电压时，则不对所述上拉晶体管进行打开动作，以防止所述上拉晶体管关闭的瞬间导致所述输出端口的电压下跳，造成所述比较器出现误输出。在一实施例中，所述逻辑电路还被配置成将所述电压调节信号的当前电压域转换至一电压域，而该转换后的电压域能保证所述上拉晶体管的栅极不被损坏。在一实施例中，所述电压调节信号用于将所述输出端口的电压调节到所需的电压。附图说明本专利技术的以上
技术实现思路
以及下面的具体实施方式在结合附图阅读时会得到更好的理解。需要说明的是，附图仅作为所请求保护的专利技术的示例。在附图中，相同的附图标记代表相同或类似的元素。图1为传统的上拉电路；图2为芯片外部电路示意图；以及图3为根据本专利技术一实施例的上拉加速电路原理图。附图标记说明101逻辑电路102上拉晶体管103输出电压钳位电路201比较器202逻辑电路203上拉晶体管具体实施方式为了更清楚地说明本申请的实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍。显而易见地，下面描述中的附图仅仅是本申请的一些示例或实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图将本申请应用于其他类似情景。除非从语言环境中显而易见或另做说明，图中相同标号代表相同结构或操作。本专利技术公开了一种应用于被钳位的端口，该端口对上拉速度有一定要求的上拉加速电路。该上拉加速电路主要应用于芯片的端口被要求钳位在一定的电压范围之内，而对该端口的上拉速度有一定要求的芯片。图3示出根据本专利技术一实施例的上拉加速电路原理图。在一个实施例中，本专利技术的上拉加速电路包括比较器201(CMP)、可选的逻辑电路202(LOGIC1)、以及上拉晶体管(MP2)203。比较器201被配置成将输出端口(OUT，即电压被嵌位的端口)的电压和嵌位电压(VB1)进行比较，其中，嵌位电压(VB1)用来钳位输出端口(OUT)的输出电位，嵌位电压(VB1)与被嵌位的输出端口(OUT)的最终电压相关联。在一个实施例中，嵌位电压可以是一个预先设定的值。当输出端口(OUT)电压小于嵌位电压(VB1)时，上拉晶体管(Mp2)203导通，即上拉打开，使得输出端口(OUT)的电容C(参见图2)被快速充电到VB1；当嵌位电压(VB1)大于输出端口(OUT)电压时，上拉晶体管(Mp2)203断开，即上拉关闭。逻辑电路(LOGIC1)202被配置成在电压调节信号(OUT_L)从0→1后，第一次检测到输出端口(OUT)的电压小于嵌位电压(VB1)时，逻辑电路(LOGIC1)202的输出将上拉晶体管(Mp2)203打开，从而对输出端口(OUT)上的电容C充电，之后再检测到输出端口(OUT)的电压大于嵌位电压(VB1)，则不对上拉晶体管(Mp2)203进行打开动作，主要用来防止上拉晶体管(Mp2)203关闭的瞬间导致OUT输出下跳，造成比较器201出现误输出。其中，所述电压调节信号(OUT_L)用于将输出端口(OUT)的电压调节到所需的电压。逻辑电路(LOGIC1)202还被配置成将电压调节信号(OUT_L)的当前电压域转换至所需的电压域，所需的电压域是指能保证上拉晶体管(Mp2)203的栅极不被损坏。由于上拉晶体管(Mp2)203的源极接电源VDD，因此，随着输出端口(OUT)电位不断的上升，上拉晶体管(Mp2)203的栅极－源极压差依然足够大，能够保证上拉晶体管(Mp2)203的驱动能力足够高。上拉晶体管(MP2)203保证输出端口(OUT)电压被快速拉到所需电位，传统上拉电路保证其维持在所需电位上。在一具体实现上，比较器201的正极输入端与输出端口(OUT)连接，其负极输入端与嵌位电压(VB1)连接，比较器201的输出(VOUT)与逻辑电路202(LOGIC1)的第一输入端连接。逻辑电路202(LOGIC1)的第二输入端与电压调节信号(OUT_L)。逻辑电路202(LOGIC1)的输出与上拉晶体管(Mp2)203的漏极连接。上拉晶体管(Mp2)203的源极直接与工作电压VDD连接。上拉晶体管(Mp2)203的栅极与输出端口(OUT)连接。在一个实施例中，如果上拉晶体管(Mp2)203的耐压足够高，则逻辑电路(LOGIC1)202可以省去。在这种情况下，比较器201的正极输入端与输出端口(OUT)连接，其负极输入端与嵌位电压(VB1)连接，比较器201的输出(VOUT)与上拉晶体管(Mp2)203的漏极连接。上拉晶体管(Mp2)203的源极直接与电源VDD连接。上拉晶体管(Mp2)203的栅极与输出端口(OUT)连接。本申请的上拉加速电路与传统的上拉电路相比，具有意想不到的有益效果。具体比较分析如下。传统上拉电路一般情况下包括：逻辑电路101、输出电压钳位电路103、上拉晶体管(Mp1)102，其中，上拉晶体管102的源极并不直接与工作电压VDD连接，而是需要与输出电压嵌位电路连接，直接本文档来自技高网...

【技术保护点】
一种上拉加速电路，用于上拉一输出端口，所述输出端口被电压嵌位，其特征在于，所述上拉加速电路包括：比较器，被配置成将所述输出端口的电压与一嵌位电压进行比较，其中，所述嵌位电压与所述输出端口的最终电压相关联；上拉晶体管，被配置成与所述比较器的输出耦接，其中，当所述输出端口的电压小于所述嵌位电压时，所述上拉晶体管导通，上拉打开；当所述输出端口的电压大于所述嵌位电压时，所述上拉晶体管断开，上拉关闭；其中，所述上拉晶体管的源极直接与工作电压连接，其栅极与所述输出端口连接，其漏极与所述比较器的输出耦接。

【技术特征摘要】
1.一种上拉加速电路，用于上拉一输出端口，所述输出端口被电压嵌位，其特征在于，所述上拉加速电路包括：比较器，被配置成将所述输出端口的电压与一嵌位电压进行比较，其中，所述嵌位电压与所述输出端口的最终电压相关联；上拉晶体管，被配置成与所述比较器的输出耦接，其中，当所述输出端口的电压小于所述嵌位电压时，所述上拉晶体管导通，上拉打开；当所述输出端口的电压大于所述嵌位电压时，所述上拉晶体管断开，上拉关闭；其中，所述上拉晶体管的源极直接与工作电压连接，其栅极与所述输出端口连接，其漏极与所述比较器的输出耦接。2.如权利要求1所述的上拉加速电路，其特征在于，所述上拉加速电路还包括逻辑电路，所述逻辑电路连接在所述比较器与所述上拉晶体管之间。3.如权利要求2所述的上拉加速电路，其特征在于，所述逻辑电路包括：第一输入端，所述第一输入端与所述比较器的输出端连接；第二输入端，所述第二输入端与一电压调节信号连...

【专利技术属性】
技术研发人员：白胜天，邢晓萍，
申请(专利权)人：中颖电子股份有限公司，
类型：发明
国别省市：上海,31