晶片级芯片尺度半导体封装制造技术

本发明专利技术涉及一种形成晶片级芯片尺度半导体封装的方法，所述方法包括：提供其中形成有腔体的载体；在所述腔体的基底部分和侧壁部分处形成电触点；将半导体裸片放置在所述腔体的所述基底中；将所述半导体裸片的接合衬垫连接到所述电触点；囊封所述半导体裸片；以及移除所述载体以露出所述电触点，使得所述电触点直接布置在囊封材料上。

【技术实现步骤摘要】
晶片级芯片尺度半导体封装
本专利技术涉及晶片级芯片尺度半导体封装以及形成晶片级芯片尺度半导体封装的方法。
技术介绍
使半导体装置小型化的持续趋势已导致使装置封装小型化而不影响装置的电性能的需要。此类装置应具有最小面积或占据面积和高度，从而使得此类装置能够安装在例如PCB(印刷电路板)等具有有限面积和余裕空间的载体上。
技术实现思路
实施例涉及一种形成晶片级芯片尺度半导体封装的方法，所述方法包括：提供其中形成有腔体的载体；在所述腔体的基底部分和侧壁部分处形成电触点；将半导体裸片放置在所述腔体的所述基底中；将所述半导体裸片的接合衬垫连接到所述电触点；囊封所述半导体裸片；以及移除所述载体以露出所述电触点，使得所述电触点直接布置在囊封材料上。在一实施例中，所述载体可以通过蚀刻加以移除。所述电触点可以通过镀覆所述腔体的基底和侧壁而形成。形成所述电触点可以进一步包括镀覆所述载体的上部主表面。所述电触点可以通过粗镀敷工艺加以形成。所述电触点可以包括镍。所述电触点可以形成所述晶片级芯片尺度半导体封装的端子。实施例还涉及一种晶片级芯片尺度半导体封装，包括：囊封于囊封材料中的半导体裸片，所述囊封具有侧壁和基底；多个电触点，其中所述多个电触点中的每一者直接布置在所述囊封材料上；所述半导体裸片的接合衬垫连接到相应电触点，其中所述电触点中的所述每一者从所述囊封材料的基底部分延伸到侧壁部分。所述电触点可以经过粗镀敷。所述电触点可以包括镍。所述电触点可以形成晶片级芯片尺度半导体封装的端子。附图说明现将参考附图仅借助于例子进一步描述诸实施例，在附图中：图1A示出具有腔体和形成于所述腔体中的电触点的载体的横截面图；图1B示出具有布置于腔体中的半导体裸片的载体的横截面图；图1C示出具有布置于腔体中的经囊封半导体裸片的载体的横截面图；图1D示出移除载体的经囊封半导体裸片的横截面图；图1E示出被单分的经囊封半导体裸片的横截面图；图1F示出根据一实施例的晶片级芯片尺度半导体封装的横截面图；图2A示出具有细长腔体和形成于所述腔体中的电触点的载体的平面图；图2B示出具有布置于腔体中且接合到电触点的半导体裸片的载体的平面图；图2C示出具有布置于腔体中且接合到电触点的半导体裸片的载体的平面图；图2D示出穿过图2A的线A-A'的横截面图；图3A示出具有布置于腔体中的经囊封半导体裸片的载体的横截面图；图3B示出根据一实施例的晶片级芯片尺度半导体封装的横截面图；图4A示出具有布置于腔体中的半导体裸片的载体的横截面图；图4B示出具有布置于腔体中的经囊封半导体裸片的载体的横截面图；图4C示出在任选地将囊封研磨到载体之后的晶片级芯片尺度封装；图4D示出在移除载体之后的经囊封半导体裸片的横截面图；图4E示出在单分之后的经囊封半导体裸片的横截面图；以及图4F示出在研磨囊封之后的晶片级芯片尺度封装。具体实施方式在诸图和以下描述中，相同参考数字指代相同特征。图1A到1F示出根据实施例的制造晶片级芯片尺度半导体封装的各个阶段。图1A绘示其中形成有一个或多个腔体102的载体100。所述载体可以是适合于在其上安装半导体裸片的引线框架。所述载体可以由例如金属或塑料等任何适当材料形成。在塑料的情况下，载体可以由金属化塑料形成。在金属的情况下，载体可以由例如铜或铝形成。在任一情况下，载体材料应使得其在模制过程(下文论述)期间可以耐受，即不变形，在所述模制过程中，需要大约180℃的模制温度来模制封装。另外，载体材料可能能够被选择性地蚀刻，使得可以蚀刻载体材料而不移除任何周围材料，例如电触点或囊封物(两者皆在下文论述)。腔体102可以通过冲压或蚀刻载体100而以机械方式形成。每一腔体102可以具有至少一对由基底108分隔开的对置侧壁106。通常，腔体102的深度(即侧壁106的竖直长度)可以比将放置在其中的半导体裸片的高度深。可替换的是，裸片可以搁置在腔体的高度以上或与其齐平。腔体102可以比半导体裸片与任何触点(例如形成于裸片上的接合衬垫、接合线或焊料凸块)的组合高度深。尽管图1A示出两个形成于载体100中的腔体102，但本领域的技术人员将了解，任何数目个腔体可以根据需要形成于载体中，且不脱离本专利技术的范围。此外，本领域的技术人员将理解，腔体102可以布置为载体100上的栅格或二维矩阵，且可以在稍后进行单分，如在下文关于图1E和4E更详细地论述。在于载体100中形成腔体102以后，可以接着将电触点104形成于腔体102中。电触点104可以通过对腔体102中的接触金属进行局部镀敷而形成。镀敷工艺可以是利用适当掩模限定电触点几何形状的光刻工艺。可替换的是，电触点几何形状可以通过在对腔体的侧壁和基底进行全部镀敷之后对接触金属进行激光烧蚀来限定。取决于所使用的金属或合金材料，形成电触点104的工艺完全由本领域的技术人员自由选择，只要电触点能够用焊料润湿且在下文论述的载体蚀刻工艺期间抵抗蚀刻即可。电触点金属或合金材料可以是基于镍的金属或合金，例如AuNiAu或者AuPdNiPdAu。还可以使用例如Ag或Cu等其它金属。可以形成电触点104，使得电触点104部分或完全地沿着腔体102的侧壁106延伸且部分地沿着腔体102的基底108延伸。可替换的是，电触点104可以不沿着腔体102的侧壁106延伸，而仅部分地沿着基底108延伸。可替换的是，可以形成电触点104，使得电触点104部分或完全地沿着腔体102的侧壁106延伸，而不沿着基底的全长延伸。优选地，在对置侧壁上的触点和/或沿着任何一个腔体的基底延伸的触点不应连接。在两端子半导体裸片的情况下，这将引起装置的短路，从而致使其不可操作。在形成电触点104以后且在放置半导体裸片、接合电连接并囊封之前，可能有必要以机械方式使电触点114的表面粗糙化，以使得囊封物114粘附到所述表面上。可替换的是，可以沉积电触点，以便具有粗糙表面。这可以通过在镀敷或简单地沉积粗糙电触点之前使载体粗糙化来实现。粗糙电触点可以定义为在1μm的区域中具有表面粗糙表面形态或表面积比(SAR)。SAR为三维粗糙度相对于二维区域的增大。具有粗糙电触点确保电触点与囊封物之间存在良好的机械粘附。在于腔体100中形成电触点104之后，将半导体裸片110放置在腔体102中的每一者中，如图1B中所示。可以通过任何适当手段(例如裸片附接粘合剂)将半导体裸片110中的每一者附接到载体100。在图1B的左手侧上的布置的情况下，半导体裸片110使用适当裸片附接方法直接放置到载体100上。可以接着将半导体裸片110的顶表面上的接合衬垫(未示出)线接合到形成于腔体102的基底上的电触点104，以形成从半导体裸片110到电触点104的电连接112。在图1B的右手侧上的布置的情况下，半导体裸片110部分地放置在载体100上且部分地放置在腔体102的基底中的电触点104中的一者上。在此布置中，半导体裸片110可以在半导体裸片110的对置主表面上包括所谓的顶侧和背侧触点。在此情况下，背侧触点使用适当裸片附接材料附接到电触点104中的一者，而顶侧触点可以使用适当线接合方法(例如图1B的左手侧布置中使用的方法)附接到电触点104中的另一者。在将半导体裸片110放置且电连接于腔体102中之后，可以将囊封物114沉本文档来自技高网...

【技术保护点】
一种形成晶片级芯片尺度半导体封装的方法，其特征在于，所述方法包括：提供其中形成有腔体的载体；在所述腔体的基底部分和侧壁部分处形成电触点；将半导体裸片放置在所述腔体的所述基底中；将所述半导体裸片的接合衬垫连接到所述电触点；囊封所述半导体裸片；以及移除所述载体以露出所述电触点，使得所述电触点直接布置在囊封材料上。

【技术特征摘要】
2016.06.23 EP 16175983.21.一种形成晶片级芯片尺度半导体封装的方法，其特征在于，所述方法包括：提供其中形成有腔体的载体；在所述腔体的基底部分和侧壁部分处形成电触点；将半导体裸片放置在所述腔体的所述基底中；将所述半导体裸片的接合衬垫连接到所述电触点；囊封所述半导体裸片；以及移除所述载体以露出所述电触点，使得所述电触点直接布置在囊封材料上。2.根据权利要求1所述的方法，其特征在于，所述载体是通过蚀刻而移除。3.根据权利要求1或2所述的方法，其特征在于，形成所述电触点包括镀敷所述腔体的所述基底和所述侧壁。4.根据在前的任一项权利要求所述的方法，其特征在于，所述电触点是通过粗镀敷工艺而形成。5.根据在前的任一项权利要求所述的方法...

【专利技术属性】
技术研发人员：鲁伊夫·安可·约克格·格罗胡斯，莱奥·范·海默特，安托尼斯·亨德里库斯·尤立夫·坎菲斯，简·古利潘，
申请(专利权)人：恩智浦有限公司，
类型：发明
国别省市：荷兰,NL