存储器模块、存储器控制器及相应的控制方法技术

本发明专利技术公开了提供存储器模块、存储器控制器及相应的控制方法，其中，所述存储器模块可包括：存储器接口电路，其中，所述存储器接口电路包括多个端用于与存储器控制器通信，所述多个端至少包括多个数据端；训练信号发生器，耦接于所述存储器接口电路，用于当所述存储器模块从所述存储器控制器接收到训练请求后，仅通过一部分数据端或非数据端的特定端产生训练信号给存储器控制器。实施本发明专利技术实施例可降低功率消耗。

Memory module, memory controller and corresponding control method

The invention discloses a memory module, a memory controller and the corresponding control method, wherein, the memory module includes a memory interface circuit, wherein, the memory interface circuit comprises a plurality of terminals for communicating with the memory controller, the plurality of terminal at least comprises a plurality of data terminals; the training signal generator, coupled in the memory interface circuit, used when the memory module from the memory controller receives training request, generating training signal to the memory controller only through a specific end part of the data terminal or non terminal data. The implementation of the present invention can reduce the power consumption.

【技术实现步骤摘要】
存储器模块、存储器控制器及相应的控制方法
本专利技术涉及储存系统
，尤其涉及存储器模块、存储器控制器及相应的控制方法。
技术介绍
在传统的动态随机访问存储器(DynamicRandomAccessMemory，DRAM)系统中，需执行读训练来优化数据信号与数据选通信号之间的时间。但是，当所述读训练被执行，需触发或驱动所有的数据针(pin)来获取时间信号，这将导致更多的功率损耗。
技术实现思路
本专利技术提供存储器模块、存储器控制器及相应的控制方法，可降低功率消耗。本专利技术实施例所提供的存储器模块，可包括：存储器接口电路，其中，所述存储器接口电路包括多个端用于与存储器控制器通信，所述多个端至少包括多个数据端；训练信号发生器，耦接于所述存储器接口电路，用于当所述存储器模块从所述存储器控制器接收到训练请求后，仅通过一部分数据端或非数据端的特定端产生训练信号给存储器控制器。本专利技术实施例所提供的控制存储器模块的方法，可用于控制本专利技术实施例所提供的存储器模块，具体的，该方法可包括：从所述存储器控制器接收训练请求；以及根据所述训练请求，仅使用一部分所述数据端或非所述数据端的一个特定端产生训练信号给所述存储器控制器。本专利技术实施例提供的存储器控制器可包括：存储器接口电路，其中，所述存储器接口电路包括多个端用于与存储器模块通信，且所述多个端至少包括多个数据端；控制电路，用于产生训练请求至存储器模块，并根据所述训练请求仅通过一部分所述数据端或非数据端的一个特定端从所述存储器模块接收训练信号，并根据所述训练信号确定时钟周期信息。本专利技术实施例提供的控制存储器控制器的控制方法可包括：产生训练请求至存储器模块；根据所述训练请求，仅通过一部分所述数据端或一个非数据端的特定端从所述存储器模块接收训练信号；根据所述训练信号确定时钟周期信号。由上可知，在本专利技术的技术方案中，仅通过一部分所述数据端或一个非数据端的特定端从所述存储器模块发送/接收训练信号，而不需要驱动或触发所有的数据针，由此降低了功率消耗。【附图说明】本专利技术可通过阅读随后的细节描述和参考附图所举的实施例被更全面地理解，其中：图1依据本专利技术的一个实施例示出存储器系统100。图2依据本专利技术的一个实施例示出存储器系统100的细节结构。图3根据本专利技术的另一个实施例示出存储器系统100的细节结构。图4根据本专利技术的一些实施例示出一些信号的周期图。图5根据本专利技术的另一个实施例示出图2所示的实施例的一些信号的周期图。图6根据本专利技术的一个实施例示出存储器系统100的控制方法的流程。【具体实施方式】在说明书及后续的权利要求当中使用了某些术语来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名称来称呼同一个组件。本文件并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在接下来的说明书及权利要求中，术语“包含”及“包括”为一开放式的用语，故应解释成“包含但不限制于”。此外，“耦接”一词在此包含直接及间接的电性连接手段。因此，如果一个装置耦接于另一个装置，则代表该一个装置可直接电性连接于该另一个装置，或通过其它装置或连接手段间接地电性连接至该另一个装置。请参考图1，其依据本专利技术的一个实施例示出存储器系统100。如图1所示，存储器系统100包括由电源电压VDD供电的存储器控制器110和存储器模块120，其中存储器控制器110包括存储器接口电路112和控制电路114，存储器模块120包括存储器接口电路122、控制电路124以及存储器阵列126，其中控制电路124包括模式寄存器123和训练信号发生器125。在本实施例中，存储器控制器110和存储器模块120通过多个连接线连接，其中所述多个连接线至少用于发送多个双向(bi-directional)数据信号(DataSignal，DQ)、一个双向数据选通信号(DataStrobeSignal，DQS)、多个命令信号(CommandSignal，CMD)以及一个差分时钟信号(ClockSignal，CLK)。此外，在本实施例中，存储器系统100为易失性的存储器系统，例如DRAM系统，也即存储器控制器110为DRAM存储器控制器，存储器模块120为DRAM存储器模块。当存储器系统100为DRAM系统，所述多个命令信号可至少包括行(row)地址选通、列(colum)地址选通以及写使能信号。此外，图1所示的时钟信号或所述多个命令信号可为单向或双向的。在存储器系统100的普通操作中，存储器控制器110用于从主机或处理器接收请求，并至少发送数据信号DQ、数据选通信号DQS、多个命令信号CMD以及时钟信号CLK中的一部分来访问存储器模块120。此外，存储器控制器110中包括的控制电路114可包括相关的电路来执行相关的操作，例如地址解码器、处理电路、写/读缓冲器，控制逻辑以及仲裁器等。存储器控制器110的存储器接口电路112用于输出数据信号DQ、数据选通信号DQS、多个命令信号CMD以及时钟信号CLK给存储器模块120。存储器接口电路122用于从存储器控制器110接收数据信号DQ、数据选通信号DQS、多个命令信号CMD以及时钟信号CLK，并通过数据连接线输出数据至存储器控制器。控制电路124可包括读/写控制器、行解码器和列解码器，且控制电路124用于从存储器接口电路122接收输出信号以访问存储器阵列126。当存储器控制器110希望从存储器模块120读取数据，存储器控制器110首先向存储器模块120发送读请求和相关的时钟信号，作为响应，存储器模块120将发送数据信号DQ和数据选通信号DQS给存储器控制器110；接着，存储器控制器110使用接收的数据选通信号DQS对数据信号DQ进行采样以获得需要的数据。存储器模块120根据来自存储器控制器110的时钟信号CLK产生数据选通信号DQS，因此，数据选通信号DQS的时间(例如，相位偏移或信号延迟)可能由于电压或温度变异而变化。因此，在本专利技术的实施例中，执行一个运行时间读训练操作(也即，时间估计和校准)来确保数据信号DQ和数据选通信号DQS具有适当的周期关系。请参考图2，其依据本专利技术的一个实施例示出存储器系统100的细节结构。如图2所示，存储器控制器110中的控制电路114包括锁相环211、时钟树212、延时锁定环213以及采样电路214；存储器接口电路112包括多个接收器、驱动器和输入/输出端(例如，输入/输出针或输入/输出衬垫)，为了简化，图2中仅示出两个驱动器215和217、一个接收器216以及三个端N_CLK，N_DQ以及N_CMD。此外，存储器模块120中的存储器接口电路122包括多个接收器、驱动器和输入/输出端(例如，输入/输出针或输入/输出衬垫)，为了简化，图2中仅示出两个接收器225和227、一个驱动器226以及三个端N_CLK’，N_DQ’以及N_CMD’。需要注意的是，图2中仅示出与本专利技术的训练操作相关的元件，本领域技术人员应了解存储器控制器110和存储器模块120包括其他用于常规操作的元件。在图2所示的存储器系统的操作中，首先，存储器控制器110发送训练请求至存储器模块120来使能读训练。可采用下面的具体实施方式中的一种来使能所述读训练。实施例1：存储器控本文档来自技高网...

【技术保护点】
一种存储器模块，其特征在于，包括：存储器接口电路，其中，所述存储器接口电路包括多个端用于与存储器控制器通信，所述多个端至少包括多个数据端；训练信号发生器，耦接于所述存储器接口电路，用于当所述存储器模块从所述存储器控制器接收到训练请求后，仅通过一部分数据端或非数据端的特定端产生训练信号给存储器控制器。

【技术特征摘要】
2016.05.25 US 62/341,609;2017.04.06 US 15/480,3821.一种存储器模块，其特征在于，包括：存储器接口电路，其中，所述存储器接口电路包括多个端用于与存储器控制器通信，所述多个端至少包括多个数据端；训练信号发生器，耦接于所述存储器接口电路，用于当所述存储器模块从所述存储器控制器接收到训练请求后，仅通过一部分数据端或非数据端的特定端产生训练信号给存储器控制器。2.如权利要求1所述的存储器模块，其特征在于，所述训练信号发生器仅通过一个数据端将所述训练信号发送至所述存储器控制器。3.如权利要求1所述的存储器模块，其特征在于，所述存储器模块应用在动态随机访问存储器系统中，所述特定端用于发送数据选通信号或边带信号。4.如权利要求3所述的存储器模块，其特征在于，当所述训练信号发生器通过所述特定端将所述训练信号发送至所述存储器控制器，所有的所述数据端不需要被触发或被驱动。5.如权利要求1所述的存储器模块，其特征在于，所述多个端的其中一个用于从存储器控制器接收时钟信号，且所述训练信号发生器根据所述时钟信号产生所述训练信号。6.如权利要求1所述的存储器模块，其特征在于，所述训练信号为时钟信号或频分时钟信号。7.如权利要求1所述的存储器模块，其特征在于，所述多个端进一步包括多个命令端，且所述训练请求为使用训练使能比特编码的命令信号，且所述训练信号发生器通过所述多个命令端中的一个产生所述命令信号至所述存储器控制器。8.如权利要求7所述的存储器模块，其特征在于，所述存储器模块应用于动态随机访问存储器系统中，且所述命令信号为预充电命令、激活命令、恢复命令、写命令或多目的命令中的一种。9.如权利要求1所述的存储器模块，其特征在于，所述存储器模块应用于动态随机访问存储器系统中，所述存储器模块进一步包括：模式寄存器，用于根据特定的命令信号设定训练使能比特；其中，一旦所述存储器模块从所述存储器控制器接收所述特定的命令信号，所述训练信号发生器仅通过一部分所述数据端或所述特定端发送所述训练信号至所述存储器控制器。10.一种控制存储器模块的方法，其特征在于，所述存储器模块包括存储器接口电路，所述存储器接口电路包括多个端用于与存储器控制器通信，所述多个端至少包括多个数据端，所述控制方法包括：从所述存储器控制器接收训练请求；以及根据所述训练请求，仅使用一部分所述数据端或非所述数据端的一个特定端产生训练信号给所述存储器控制器。11.如权利要求10所述的控制方法，其特征在于，所述产生所述训练信号给所述存储器控制器的步骤包括：仅通过一个所述数据端产生所述训练信号至所述存储器控制器。12.如权利要求10所述的控制方法，其特征在于，所述存储器模块应用在动态随机访问存储器系统中，所述特定端用于发送数据选通信号或边带信号。13.一种存储器控...

【专利技术属性】
技术研发人员：陈尚斌，谢博伟，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾,71