数字信号路由电路制造技术

本发明专利技术提供了一种集成电路，包括可配置为处理音频数据样本流的数字混合核，所述数字混合核包括混合构件，所述混合构件包括：混合器；至少第一源数据缓冲器和第二源数据缓冲器；至少第一目的地数据缓冲器(Z1/Z2)；所述混合构件可配置为重复地建立至少一个信号路径。本发明专利技术的集成电路用于将消费者设备中的多个信号源和信号目的地互连。

Digital signal routing circuit

The present invention provides an integrated circuit including digital hybrid kernel can be configured for processing audio data stream samples, the number of mixed kernel including mixed component, the mixed member includes at least a first mixer; source data source data buffer and the second buffer; at least the first destination data buffer (Z1/Z2); the the mixed component can be configured to repeatedly establish at least one signal path. The integrated circuit of the present invention is used to interconnect multiple signal sources and signal destinations in a consumer device.

【技术实现步骤摘要】
数字信号路由电路本申请为申请日为2012年5月25日、申请号为201280037167.4、名称为“数字信号路由电路”的专利技术专利申请的分案申请。
本专利技术涉及信号路由电路，尤其是能够被用作数字音频集线器的信号路由电路，用于将消费者设备(其中智能电话只是一个例子)中的多个信号源和信号目的地互连。
技术介绍
已知提供充当“音频集线器”的集成电路，它能够从模拟源和数字源接收若干信号，将模拟信号转换成数字信号，然后在数字域中组合或处理该信号，以生成输出信号。如果要求，则该输出信号可以被音频集线器转换成模拟信号，以被施加至模拟换能器(诸如耳机(headphone)或扬声器(speaker))。这样的数字音频集线器设备可以被纳入消费者设备(诸如智能电话或类似物)，从而允许接收到的信号被以预定方式处理。期望的是，允许该“音频集线器”集成电路的消费者使用它来以灵活方式将消费者设备内的若干不同信号处理部件互连，而不受限于特定外部设备或特定处理路径。
技术实现思路
根据本专利技术的一方面，提供了一种集成电路，包括可配置为处理音频数据样本流的数字混合核，所述数字混合核包括混合构件，所述混合构件包括：混合本文档来自技高网...

【技术保护点】
一种集成电路，包括可配置为处理音频数据样本流的数字混合核，所述数字混合核包括混合构件，所述混合构件包括：混合器，所述混合器包括乘累加器，所述乘累加器包括乘累加器输入和乘累加器输出；至少第一源数据缓冲器和第二源数据缓冲器(A1/A2和B1/B2)，每个相应地可配置为重复地接收相应的至少第一音频数据样本和第二音频数据样本(A和B)，并且重复地存储所述相应的至少第一音频数据样本和第二音频数据样本；至少第一目的地数据缓冲器(Z1/Z2)，可配置为重复地存储相应的至少第三音频数据样本，并且重复地发送所述至少第三音频数据样本(Z)；所述混合构件可配置为通过以下方式重复地建立至少一个信号路径：在一个采样时钟...

【技术特征摘要】
2011.05.27 GB 1109012.3;2011.05.27 US 61/491,0411.一种集成电路，包括可配置为处理音频数据样本流的数字混合核，所述数字混合核包括混合构件，所述混合构件包括：混合器，所述混合器包括乘累加器，所述乘累加器包括乘累加器输入和乘累加器输出；至少第一源数据缓冲器和第二源数据缓冲器(A1/A2和B1/B2)，每个相应地可配置为重复地接收相应的至少第一音频数据样本和第二音频数据样本(A和B)，并且重复地存储所述相应的至少第一音频数据样本和第二音频数据样本；至少第一目的地数据缓冲器(Z1/Z2)，可配置为重复地存储相应的至少第三音频数据样本，并且重复地发送所述至少第三音频数据样本(Z)；所述混合构件可配置为通过以下方式重复地建立至少一个信号路径：在一个采样时钟(SCK)的一个周期(T1)内接收第一音频数据样本(处理A)；将所述第一音频数据样本存储在第一数据源缓冲器(A1/A2)中长达所述周期(T1)的剩余部分以及长达所述采样时钟(SCK)的整个下一个周期(T2)；在所述周期(T1)内接收至少一个第二音频数据样本(处理B)；将该第二音频数据样本或每个第二音频数据样本存储在相应的第二数据源缓冲器(B1/B2)中长达所述周期(T1)的剩余部分以及长达整个所述下一个周期(T2)；在所述下一个周期(T2)内取得所述所存储的第一音频数据样本；将所述第一音频数据样本乘以第一乘法系数，从而在所述下一个周期(T2)内生成第一部分总和；在所述下一个周期(T2)内临时存储所述第一部分总和；在所述下一个周期(T2)内取得所述所存储的至少一个第二音频数据样本；将该第二音频数据样本或每个第二音频数据样本乘以相应的第二乘法系数，由此在所述下一个周期(T2)内生成至少一个相应的第二部分总和；将所述第一部分总和与所述至少一个第二部分总和相加，以在所述下一个周期(T2)内生成第三音频数据样本；以及将所述第三音频数据样本存储在数据目的地缓冲器(Z1/Z2)中长达所述下一个周期(T2)的剩余部分以及长达接下来的下一个周期(T3)的持续时间。2.根据权利要求1所述的集成电路，还包括至少一个输入，该至少一个输入具有与之关联的源数据缓冲器。3.根据权利要求1或2所述的集成电路，还包括至少一个输出，该至少一个输出具有与之关联的目的地数据缓冲器。4.根据权利要求1、2或3所述的集成电路，还包括至少一个信号处理块，该至少一个信号处理块具有与之关联的源数据缓冲器和目的地数据缓冲器。5.根据权利要求4所述的集成电路，包括至少一个完全可编程的信号处理块。6.根据权利要求4或5所述的集成电路，包括至少一个部分可编程的信号处理块。7.根据权利要求4、5或6所述的集成电路，包括用于执行一个特定功能的至少一个信号处理块，该至少一个信号处理块具有至少一个可控制的参数。8.根据权利要求1至7中任一权利要求所述的集成电路，还包括：源选择器，包括至少第一源选择器输入和第二源选择器输入，以及一个源选择器输出，所述至少第一源选择器输入和第二源选择器输入被连接到相应的至少第一源数据缓冲器和第二源数据缓冲器，并且所述源选择器输出被连接到所述乘累加器输入，所述源选择器可配置为重复地将所述至少第一源数据缓冲器和第二源数据缓冲器中的任何一个耦合到所述源选择器输出；以及目的地选择器，包括一目的地选择器输入以及至少一个目的地选择器输出，所述目的地选择器输入被连接到所述乘累加器输出，并且所述至少一个目的地选择器输出被连接到相应的所述至少一个目的地数据缓冲器，所述目的地选择器可配置为重复地将所述目的地选择器输入耦合到所述至少第一目的地数据缓冲器。9.根据权利要求1至8中任一权利要求所述的集成电路，还包括控制器，该控制器用于限定该信号路径或每个信号路径的第一数据源缓冲器和第二数据源缓冲器以及数据目的地缓冲器。10.根据权利要求9所述的集成电路，其中该控制器被配置为限定该信号路径或每个信号路径的第一乘法系数和第二乘法系数。11.根据权利要求...

【专利技术属性】
技术研发人员：G·马凯，J·韦格纳，G·迈克里奥德，
申请(专利权)人：思睿逻辑国际半导体有限公司，
类型：发明
国别省市：英国,GB