闸极驱动电路制造技术

本发明专利技术公开一种闸极驱动电路，包含输入端、N个延迟单元、控制信号汇流排、N个缓冲单元及N个输出垫。输入端接收包含总延迟时间的时序控制信号。N个延迟单元依序串接至输入端。该N个延迟单元各自的延迟时间均为可调整的且其总和为总延迟时间。控制信号汇流排根据时序控制信号分别决定N个延迟单元各自的延迟时间。N个缓冲单元中的第一缓冲单元耦接至输入端与第一延迟单元之间且第二缓冲单元～第N缓冲单元分别耦接于相对应的两延迟单元之间。N个输出垫分别相对应地耦接至N个缓冲单元，用以分别输出N个闸极驱动信号。

Gate drive circuit

The invention discloses a gate drive circuit, which comprises an input terminal, a N delay unit, a control signal bus, a N buffer unit and a N output pad. The input receives the timing control signal including the total delay time. The N delay units are connected in series to the input. The delay time of the N delay units is adjustable and the sum is the total delay time. The control signal bus determines the delay time of each N delay unit according to the timing control signal. The first buffer unit in the N buffer unit is coupled between the input terminal and the first delay unit, and the second buffer unit and the N buffer unit are respectively coupled between the corresponding two delay units. N output pads are correspondingly coupled to N buffer units to output N gate drive signals respectively.

【技术实现步骤摘要】
闸极驱动电路
本专利技术与显示装置有关，尤其是关于一种应用于显示装置的闸极驱动电路。
技术介绍
于现有的液晶显示装置中，当液晶显示面板处于关闭(Power-off)状态时，液晶显示面板上的电荷会被放电(discharged)，以避免出现不正常的显示画面，而时序控制器(TimingController,T-CON)则会发出一时序控制信号(XON)至闸极驱动器，以控制所有的闸极输出。当闸极驱动器接收到时序控制信号时，闸极驱动器将会依序开启所有的闸极输出，并由闸极输出开启液晶显示面板上的所有薄膜晶体管(Thin-FilmTransistor,TFT)，由此将每一像素所储存的所有电荷加以放电。此一功能可称为XON功能。传统上，由于XON功能所采用的延迟时间通常是固定的，因此，此一固定的延迟时间不一定能够同时适用于具有不同尺寸大小的液晶显示面板。假设XON功能所采用的延迟时间太短，将会产生很大的涌浪电流(Inrushcurrent)导致设置于阵列基板上的导线(WireonArray,WOA)毁损；假设XON功能所采用的延迟时间太长，则电源已降至接地电压，导致XON功能无法顺利实现。
技术实现思路
有鉴于此，本专利技术提出一种应用于显示装置的闸极驱动电路，以有效解决现有技术所遭遇到的上述种种问题。根据本专利技术的一具体实施例为一种闸极驱动电路。于此实施例中，闸极驱动电路应用于液晶显示器。闸极驱动电路包含输入端、N个延迟单元、控制信号汇流排、N个缓冲单元及N个输出垫。输入端用以接收时序控制信号，其中时序控制信号包含总延迟时间。N个延迟单元包含第一延迟单元、第二延迟单元、…、第(N-1)延迟单元及第N延迟单元。第一延迟单元耦接于输入端与第二延迟单元之间，第二延迟单元、…、第(N-1)延迟单元及第N延迟单元依序串接至第一延迟单元。N个延迟单元各自的延迟时间均为可调整的且N个延迟单元各自的延迟时间总和即为总延迟时间。N为正整数且N≥2。控制信号汇流排分别耦接至N个延迟单元并根据时序控制信号分别决定N个延迟单元各自的延迟时间。N个缓冲单元包含第一缓冲单元、第二缓冲单元、…、第(N-1)缓冲单元及第N缓冲单元。第一缓冲单元耦接至输入端与第一延迟单元之间。第二缓冲单元耦接至第一延迟单元与第二延迟单元之间，…，第N缓冲单元耦接至第(N-1)延迟单元与第N延迟单元之间。N个输出垫分别相对应地耦接至N个缓冲单元，用以分别输出N个闸极驱动信号。于一实施例中，总延迟时间为可调整的。于一实施例中，液晶显示器还包含一时序控制器(TCON)，该时序控制器耦接该闸极驱动电路的该输入端且该时序控制信号由该时序控制器所产生。于一实施例中，液晶显示器还包含一显示面板，该显示面板具有(N*M)列像素，M为正整数。于一实施例中，液晶显示器包含M个该闸极驱动电路，每一该闸极驱动电路的该N个输出垫分别耦接该(N*M)列像素中的相对应的N列像素并分别输出N个闸极驱动信号至该相对应的N列像素。根据本专利技术的另一具体实施例亦为一种闸极驱动电路。于此实施例中，闸极驱动电路应用于液晶显示器。闸极驱动电路包含输入端、N个延迟单元、K个控制信号汇流排、N个缓冲单元及N个输出垫。输入端用以接收时序控制信号，其中时序控制信号包含总延迟时间。N个延迟单元包含第一延迟单元、第二延迟单元、…、第(N-1)延迟单元及第N延迟单元，其中第一延迟单元耦接于输入端与第二延迟单元之间，第二延迟单元、…、第(N-1)延迟单元及第N延迟单元依序串接至第一延迟单元，N个延迟单元的延迟时间均为可调整的且N个延迟单元各自的延迟时间总和即为总延迟时间，N个延迟单元分成K个延迟单元群组且同一延迟单元群组中的延迟单元的延迟时间均相等，N与K均为正整数且N≥2，N≥K。K个控制信号汇流排分别耦接至K个延迟单元群组并根据时序控制信号分别决定K个延迟单元群组各自的延迟时间。N个缓冲单元包含第一缓冲单元、第二缓冲单元、…、第(N-1)缓冲单元及第N缓冲单元，其中第一缓冲单元耦接至输入端与第一延迟单元之间，第二缓冲单元耦接至第一延迟单元与第二延迟单元之间，…，第N缓冲单元耦接至第(N-1)延迟单元与第N延迟单元之间。N个输出垫分别相对应地耦接至N个缓冲单元，用以分别输出N个闸极驱动信号。于一实施例中，该总延迟时间为可调整的。于一实施例中，至少两个该K个延迟单元群组所包含的延迟单元数目相同。于一实施例中，每一该K个延迟单元群组各自包含的延迟单元数目均不同。于一实施例中，该液晶显示器还包含一时序控制器，该时序控制器耦接该闸极驱动电路的该输入端且该时序控制信号由该时序控制器所产生。于一实施例中，该液晶显示器还包含一显示面板，该显示面板具有(N*M)列像素，M为正整数。于一实施例中，该液晶显示器包含M个该闸极驱动电路，每一该闸极驱动电路的该N个输出垫分别耦接该(N*M)列像素中的相对应的N列像素并分别输出N个闸极驱动信号至该相对应的N列像素。相较于现有技术，根据本专利技术的应用于显示装置的闸极驱动电路采用可调整的延迟时间来实现XON功能，因此，即使显示装置的液晶显示面板具有不同的尺寸大小，XON功能所采用的延迟时间能够随之进行调整，故能有效避免现有技术中由于延迟时间太短所导致设置于阵列基板上的导线毁损或由于延迟时间太长所导致XON功能无法顺利实现的缺点，进而提升应用于显示装置的闸极驱动电路的效能。关于本专利技术的优点与精神可以通过以下的专利技术详述及所附附图得到进一步的了解。附图说明图1为根据本专利技术的一较佳具体实施例的闸极驱动电路应用于显示装置的示意图。图2为本专利技术的闸极驱动电路具有单一个控制信号汇流排(ControlSignalBus)的示意图。图3为时序控制信号XON及N个闸极驱动信号GOUT1～GOUTN的时序图。图4为本专利技术的闸极驱动电路具有多个控制信号汇流排的示意图。图5为时序控制信号XON及N+M个闸极驱动信号GOUT1～GOUT(N+M)的时序图。主要元件符号说明：1显示装置PL显示面板TCON时序控制器GD1～GDM闸极驱动电路SD1～SDP源极驱动电路R1～RMN(M*N)列像素L1～LPQ(P*Q)行像素PCB电路板SOUT1～SOUTQ源极驱动信号DL1～DLN延迟单元BF1～BFN缓冲单元PAD1～PADN输出垫GOUT1～GOUTN闸极驱动信号XON时序控制信号IN输入端BUS、BUS1～BUSK控制信号汇流排VDD工作电压G1～GK延迟单元群组t1～tN第一时间点～第N时间点△T1～△T(N-1)延迟时间△Ttotal总延迟时间具体实施方式根据本专利技术的一较佳具体实施例为一种应用于显示装置的闸极驱动电路。于此实施例中，闸极驱动电路应用于一液晶显示装置，但不以此为限。请参照图1，图1为根据本专利技术的一较佳具体实施例的闸极驱动电路应用于显示装置的示意图。如图1所示，显示装置1包含显示面板PL、时序控制器TCON、M个闸极驱动电路GD1～GDM及P个源极驱动电路SD1～SDP。其中，M与P均为正整数且M与P可以相同或不同，并无特定的限制。于此实施例中，显示面板PL共包含有(M*N)*(P*Q)个像素，并且该(M*N)*(P*Q)个像素分别沿水平方向排列成(M*N)列像素R1～RMN以及沿垂直方向排列本文档来自技高网...

【技术保护点】
一种闸极驱动电路，应用于一液晶显示器，其特征在于，该闸极驱动电路包含：一输入端，用以接收一时序控制信号，其中该时序控制信号包含一总延迟时间；N个延迟单元，包含一第一延迟单元、一第二延迟单元、…、一第N‑1延迟单元及一第N延迟单元，其中该第一延迟单元耦接于该输入端与该第二延迟单元之间，该第二延迟单元、…、一第N‑1延迟单元及一第N延迟单元依序串接至该第一延迟单元，该N个延迟单元各自的延迟时间均为可调整的且该N个延迟单元各自的延迟时间的总和即为该总延迟时间，N为正整数且N≥2；一控制信号汇流排，分别耦接至该N个延迟单元并根据该时序控制信号分别决定该N个延迟单元各自的延迟时间；N个缓冲单元，包含一第一缓冲单元、一第二缓冲单元、…、一第N‑1缓冲单元及一第N缓冲单元，其中该第一缓冲单元耦接至该输入端与该第一延迟单元之间，该第二缓冲单元耦接至该第一延迟单元与该第二延迟单元之间，…，该第N缓冲单元耦接至该第N‑1延迟单元与该第N延迟单元之间；以及N个输出垫，分别相对应地耦接至该N个缓冲单元，用以分别输出N个闸极驱动信号。

【技术特征摘要】
2016.04.01 TW 1051106221.一种闸极驱动电路，应用于一液晶显示器，其特征在于，该闸极驱动电路包含：一输入端，用以接收一时序控制信号，其中该时序控制信号包含一总延迟时间；N个延迟单元，包含一第一延迟单元、一第二延迟单元、…、一第N-1延迟单元及一第N延迟单元，其中该第一延迟单元耦接于该输入端与该第二延迟单元之间，该第二延迟单元、…、一第N-1延迟单元及一第N延迟单元依序串接至该第一延迟单元，该N个延迟单元各自的延迟时间均为可调整的且该N个延迟单元各自的延迟时间的总和即为该总延迟时间，N为正整数且N≥2；一控制信号汇流排，分别耦接至该N个延迟单元并根据该时序控制信号分别决定该N个延迟单元各自的延迟时间；N个缓冲单元，包含一第一缓冲单元、一第二缓冲单元、…、一第N-1缓冲单元及一第N缓冲单元，其中该第一缓冲单元耦接至该输入端与该第一延迟单元之间，该第二缓冲单元耦接至该第一延迟单元与该第二延迟单元之间，…，该第N缓冲单元耦接至该第N-1延迟单元与该第N延迟单元之间；以及N个输出垫，分别相对应地耦接至该N个缓冲单元，用以分别输出N个闸极驱动信号。2.如权利要求1所述的闸极驱动电路，其特征在于，该总延迟时间为可调整的。3.如权利要求1所述的闸极驱动电路，其特征在于，该液晶显示器还包含一时序控制器，该时序控制器耦接该闸极驱动电路的该输入端且该时序控制信号由该时序控制器所产生。4.如权利要求1所述的闸极驱动电路，其特征在于，该液晶显示器还包含一显示面板，该显示面板具有N*M列像素，M为正整数。5.如权利要求4所述的闸极驱动电路，其特征在于，该液晶显示器包含M个该闸极驱动电路，每一该闸极驱动电路的该N个输出垫分别耦接该N*M列像素中的相对应的N列像素并分别输出N个闸极驱动信号至该相对应的N列像素。6.一种闸极驱动电路，应用于一液晶显示器，其特征在于，该闸极驱动电路包含：一输入端，用以接收一时序控制信号，其中...

【专利技术属性】
技术研发人员：张耀宗，黄智全，
申请(专利权)人：瑞鼎科技股份有限公司，
类型：发明
国别省市：中国台湾,71