线复用UART制造技术

提供了一种线复用UART接口，其在传送引脚上复用UART传送和CTS功能并在接收引脚上复用UART接收和RTS功能。以此方式，消除了对附加RTS引脚和附加CTS引脚的常规需求，从而线复用UART接口仅使用传送引脚和接收引脚。

Line multiplexing UART

A line multiplexed UART interface is provided, which transfers UART and CTS functions over the transport pins and multiplexing the UART reception and RTS functions on the receive pin. In this way, the conventional requirements for additional RTS pins and additional CTS pins are eliminated, so the line multiplexing UART interface uses only the transfer pins and the receive pins.

【技术实现步骤摘要】
【国外来华专利技术】线复用UART相关申请的交叉引用本申请要求于2015年2月25日提交的美国非临时专利申请No.14/631,078的权益，该申请的全部内容通过援引纳入于此。
本申请涉及通用异步接收机发射机(UART)，尤其涉及线复用UART。背景常规微处理器通常包括用于与其他实体进行通信的通用异步接收机发射机(UART)接口。该UART接口使用常规上为16倍比特率的过采样时钟，使得每个收到比特由16个样本表示。为了在UART传输协议下发送二进制1，传送UART接口将其TX引脚驱动至电源电压VDD达如由其过采样时钟的16个循环决定的比特时段历时。接收UART接口使用其自己的过采样时钟来对其比特时段进行计数。逻辑0的传输是类似的，因为传送UART接口使其传送引脚接地达如由其过采样时钟(16个循环)决定的比特时段历时。所得到的数据传输是以8比特帧的形式，并且可以包括奇偶校验和校验和比特。具有硬件流控制的UART传输协议可参考图1更好地理解，其解说了设备1和设备2的UART接口。每个UART接口具有4个引脚或端子：传送引脚TX、接收引脚RX、请求发送(RTS)引脚、以及清除发送(CTS)引脚。每个设备的传送引脚耦合至相对设备的接收引脚。类似地，每个设备的RTS引脚耦合至相对设备的CTS引脚。假定设备1准备好从设备2接收数据。设备1随后将在其RTS引脚上断言电压，使得所得到的被断言的电压在设备2的CTS引脚上被接收。如果设备2具有要发送的数据帧，则其随后将在其TX引脚上发送该数据帧以在设备1的RX引脚上被接收。用于将数据从设备1传送给设备2的传输协议是类似的，因为设备1仅可在设备2已在其RTS引脚上断言电压的情况下发送数据帧。所得到的传输协议有利地不需要软件干预或控制。任一设备中的(诸)处理器由此减轻关于UART数据传输的任何管理负担。尽管UART接口是简单且相对稳健的，但是集成电路需要要求4个引脚以用于它们的实现。这些额外的引脚向所得到的集成电路添加了成本和复杂度。相应地，在本领域中存在对具有减少的引脚数目的UART接口的需求。概述为了消除对用于UART接口的四个引脚的常规需求，提供了一种“线复用”UART接口，其中UART传送缓冲器以及UART清除发送(CTS)缓冲器两者均使用共享的传送引脚来起作用。类似地，UART接收缓冲器以及UART请求发送(RTS)控制电路两者均使用共享的接收端子来起作用。以此方式，常规RTS引脚和常规CTS引脚两者均可被消除。可关于对示例实施例的以下详细描述更好地领会这些有利特征以及附加有利特征。附图简述图1是一对设备中的常规UART接口的框图。图2A是根据本公开的一实施例的一对设备中的线复用UART接口的框图。图2B是根据本公开的一实施例的通过线复用UART接口的停止比特传输的时间图。图3A是图2A的设备中的UART接口的更详细示图。图3B解说了图3A的UART接口中的阻抗切换电路。图4解说了根据本公开的一实施例的用于UART帧的低阻抗时段和高阻抗时段。图5是根据本公开的一实施例的用于线复用UART接口的示例操作方法的流程图。本公开的各实施例及其优点通过参考以下详细描述而被最好地理解。应当领会，相同参考标记被用来标识在一个或多个附图中所解说的相同元件。详细描述为了增大密度并减少引脚计数，提供了一种经修改的UART接口，其中流控制被嵌入在传送(TX)引脚与对应接收(RX)引脚之间的信令中。相反，常规UART系统需要附加请求发送(RTS)引脚来容适RTS消息接发的传送以及附加清除发送(CTS)引脚来容适RTS消息接发的接收。因为RTS/CTS流控制被嵌入在TX和RX引脚上的信令中，所以所得到的经修改的UART接口在本文中被表示为“线复用”UART接口。如本文中所使用的，术语“引脚”、“端子”、或“焊盘”可互换地被用来一般地指代集成电路藉以耦合至外部设备的输入/输出装置。如本文中所使用的术语“引脚”由此涵盖焊盘和其他替换输入/输出集成电路结构。图2A中示出了示例系统200，其中设备201和设备202两者均被配置有线复用UART接口，这些线复用UART接口各自包括传送(TX)缓冲器和传送流控制逻辑电路205以及接收(RX)缓冲器和接收流控制逻辑电路210。注意到，设备仅具有用于其UART接口的两个引脚：TX引脚和RX引脚。如关于图1的常规UART接口所讨论的，每个设备201和202包括用于驱动其TX引脚的TX缓冲器215。类似地，每个设备201和202包括耦合至其RX引脚的RX缓冲器225。引线203将设备201上的TX引脚耦合至设备202上的RX引脚。类似地，引线204将设备202上的TX引脚耦合至设备201上的RX引脚。CTS功能性通过TX引脚发生。由此，设备201和202各自具有耦合至其TX引脚的CTS控制电路220。类似地，RTS功能性通过RX引脚发生。设备201和202由此各自具有耦合至其RX引脚的RTS控制电路230。如常规的，由TX缓冲器215传送的UART帧以停止比特结束，在该停止比特中TX引脚电压被断言为电源电压(VDD)电平。换言之，停止比特为二进制高值。如先前所讨论的，UART接口常规上关于传送和接收UART帧使用16X(16倍)过采样时钟。通过缓冲器215和220以及控制电路225和230的信号传送和接收可以根据如UART领域中常规的16X过采样时钟来定时。就此而言，为了传送二进制1，TX缓冲器215可以跨过采样时钟(未解说)的16个样本将其TX引脚的电压断言为电源电压电平。关于该电压断言，TX缓冲器215被配置成具有可变输出阻抗以允许将CTS功能性复用到TX引脚上。TX缓冲器和传送流逻辑电路205由此控制TX缓冲器215的输出阻抗，以使得在UART帧中的数据比特的传输期间，TX缓冲器215具有相对较低的输出阻抗(诸如50欧姆)。在对应于16X过采样时钟的8比特UART帧中，TX缓冲器215将由此针对数据帧传输(不包括停止比特)跨8X16＝128个采样时钟循环具有低输出阻抗。该停止比特表示过采样时钟的附加16个循环。为了确保每个TX缓冲器215跨其引线(诸如引线203和204)将停止比特的开始驱动为高，TX缓冲器和传送流逻辑电路205控制TX缓冲器215的输出阻抗在停止比特的至少初始过采样时钟循环内保持为低。给定该低输出阻抗的情况下，TX缓冲器215随后可快速地将TX引脚的电压(并且由此通过引线203或204将接收设备中对应的RX引脚的电压)断言为电源电压VDD电平。在停止比特的剩余部分期间，TX缓冲器和传送流逻辑电路205将TX缓冲器215的输出阻抗改变为相对较高的水平(诸如10K欧姆)。图2B中解说了代表性停止比特250。初始低输出阻抗时段A和后续高输出阻抗时段B的历时响应于16XUART过采样时钟的循环而确定。在一个实施例中，初始低输出阻抗时段发生在16XUART过采样时钟的前两个循环期间。在此类实施例中，高输出阻抗时段随后将出现在16XUART过采样时钟的剩余14个循环上。鉴于初始低输出阻抗时段，停止比特250可被快速地驱动至期望逻辑高电平。再次参照图2A，对TX缓冲器的输出阻抗控制允许RTS/CTS功能性如下进行。例如，假定设备201刚刚传送了UA本文档来自技高网...

【技术保护点】
一种集成电路，包括：通用异步接收机发射机(UART)传送端子；传送缓冲器，其被耦合至所述UART传送端子，所述传送缓冲器被配置成从包括第一输出阻抗和第二输出阻抗的组中选择一输出阻抗，所述第一输出阻抗大于所述第二输出阻抗；以及清除发送(CTS)控制电路，其被配置成检测在所述UART传送端子上接收到的CTS信号。

【技术特征摘要】
【国外来华专利技术】2015.02.25 US 14/631,0781.一种集成电路，包括：通用异步接收机发射机(UART)传送端子；传送缓冲器，其被耦合至所述UART传送端子，所述传送缓冲器被配置成从包括第一输出阻抗和第二输出阻抗的组中选择一输出阻抗，所述第一输出阻抗大于所述第二输出阻抗；以及清除发送(CTS)控制电路，其被配置成检测在所述UART传送端子上接收到的CTS信号。2.如权利要求2所述的集成电路，其特征在于，进一步包括：传送控制电路，其被配置成在所述传送缓冲器正在所述传送端子上向远程集成电路传送第一UART帧中的数据比特时命令所述传送缓冲器选择所述第一输出阻抗。3.如权利要求2所述的集成电路，其特征在于，所述传送控制电路被进一步配置成：在所述传送缓冲器正在传送所述第一UART帧中所述数据比特之后的停止比特的初始部分时命令所述传送缓冲器选择所述第一输出阻抗，以及在所述传送缓冲器正在传送所述停止比特的剩余部分时命令所述传送缓冲器选择所述第二输出阻抗。4.如权利要求2所述的集成电路，其特征在于，进一步包括：移位寄存器，其被配置成将所述第一UART帧的所述数据比特移位到所述传送缓冲器。5.如权利要求4所述的集成电路，其特征在于，进一步包括：传送FIFO缓冲器,其被配置成向所述移位寄存器提供所述第一UART帧。6.如权利要求2所述的集成电路，其特征在于，所述传送控制电路被进一步配置成响应于所述CTS控制电路检测到所述CTS信号的断言而命令所述传送缓冲器传送第二UART帧。7.如权利要求6所述的集成电路，其特征在于，所述传送控制电路被进一步配置成：响应于所述CTS控制电路检测到所述CTS信号的解除断言而命令所述传送缓冲器抑制传送第二UART帧。8.如权利要求1所述的集成电路，其特征在于，进一步包括：接收端子；接收缓冲器，其被配置成在所述接收端子上接收来自远程集成电路的第二UART帧；请求发送(CTS)控制电路，其被耦合至所述接收端子，所述RTS控制电路被配置成从包括第一输入阻抗和第二输入阻抗的组中选择一输入阻抗，所述第一输入阻抗大于所述第二输入阻抗。9.如权利要求8所述的集成电路，其特征在于，所述第一输出阻抗等于所述第一输入阻抗，并且所述第二输出阻抗等于所述第二输入阻抗。10.如权利要求1所述的集成电路，其特征在于，所述第一输出阻抗为至少10000欧姆，而所述第二输出阻抗不大于50...

【专利技术属性】
技术研发人员：L·J·米什拉，R·D·韦斯特费尔特，G·A·威利，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US