调度方法、设计辅助方法以及系统技术方案

本发明专利技术涉及调度方法、设计辅助方法以及系统。按利用场景在表中存储有运转CPU数和时钟的频率。每当利用场景切换，OS便从表中取得运转CPU数和时钟的频率。例如，在邮件中，将运转CPU数设为2，将向运转中的CPU提供的时钟的频率设为300[MHz]。而且，如果在执行邮件的过程中关闭了终端，则OS从表中取得与终端被关闭的事件对应的运转CPU数和时钟的频率。运转CPU数为3，频率为100[MHz]。OS向与运转CPU数对应的CPU提供所取得的频率的时钟，以与运转CPU数对应的CPU执行处于执行过程中的程序。

Scheduling method, design assistant method and system

The invention relates to scheduling method, design auxiliary method and system. Store the frequency of running CPU numbers and clocks in the table according to the use scenario. Each time the scene is switched, the OS obtains the CPU number and clock frequency from the table. For example, in mail, the number of run CPU is set to 2, and the frequency of the clock supplied to the running CPU is set to 300[MHz]. Moreover, if the terminal is closed during the execution of the message, the OS obtains the number of running CPU and the frequency of the clock corresponding to the event that the terminal is closed. The running CPU number is 3, and the frequency is 100[MHz]. OS provides the frequency corresponding to the number of CPU running CPU to the CPU corresponding to the running CPU number to execute the program in the process of execution.

【技术实现步骤摘要】
调度方法、设计辅助方法以及系统本申请是申请号为201180067139.2、申请日为2011年2月10日、专利技术名称为“调度方法、设计辅助方法以及系统”的申请的分案申请。
本专利技术涉及对程序的执行进行调度的调度方法以及系统。另外，本专利技术涉及对系统的设计进行辅助的设计辅助方法。
技术介绍
以往，在多核处理器系统中，作为抑制负载峰值时的发热量的技术，公知有一种按照单位时间的消耗电力均匀的方式进行调度的技术(例如参照下述专利文献1)。另外，以往在多核处理器系统中，作为减少消耗电力的技术，公知有一种使向CPU(CentralProcessingUnit)供给的时钟频率与电源电压动态变更的DVFS(DynamicVoltageFrequencyScaling，动态电压频率调整)。并且，在多核处理器中，通过将某个处理分散给多个CPU来执行，能够使处理时间高速化。鉴于此，基于多核处理器系统的处理时间与运转CPU数成比例，公知有一种按运转CPU数计算处理时间和消耗电力，来决定最佳的运转CPU数、电源电压的值和时钟的频率的技术(以下称为“现有技术1”)(例如参照下述专利文献2)。然而，如果使用多核处理器系统来使处理并列化，则由于实际上存在并列化系统开销(overhead)，所以无法与运转CPU数成比例地使处理时间高速化。图23是表示并列化系统开销例的说明图。并列化系统开销的重要因素大致有两个。一个是因为程序整体不能并列动作。例如，程序存在不可并列化部分和可并列化部分。例如，如果1个CPU动作时的执行时间中有10[％]不可并列化部分，则即使有多个CPU，也受到不能并列动作的10[％]的部分的影响，从而无法发挥10倍以上的性能。另一个是因为如果在进行并列处理时将一个处理分割而由多个CPU进行，则需要在跨CPU的处理之间进行同步、通信(在图23中，是同步/通信部分)。在利用2个以上CPU来执行的情况下，被追加在1个CPU的执行中不需要的同步、通信的处理。并且，在利用2个以上CPU执行的情况下，在一个CPU执行不可并列化部分的过程中其他CPU成为待机处理(待机部分)。图24是表示并列化系统开销的影响例的说明图。在图表中，纵轴为性能，横轴为CPU数。这里，表示了在将运转CPU数为1时的性能设为1的情况下，通过运转CPU数的增加性能提高多少。这里的性能是处理时间。例如，如果处理时间从40[ms]变为20[ms]，则表示性能变为2倍。在图表中的理想值下，运转CPU数的增加与性能的增加成比例。然而，在图表中的实际性能下，运转CPU数越增加，则性能的提高越迟钝。鉴于此，公知有一种对应用程序进行解析来确定各CPU的空闲时间，通过维持最高性能并变更利用DVFS向CPU提供的时钟的频率，来削减消耗电力的技术(以下称为“现有技术2”)(例如参照下述专利文献3)。例如，在现有技术2中有处理A、处理B、处理C这三个处理，由于处理C利用处理A与处理B的结果，所以若这两个处理不结束则无法开始。此时，当在基准频率下处理A以5秒结束，处理B以10秒结束时，即使由不同的CPU执行处理A和处理B，并使向执行处理A的CPU提供的执行处理A过程中的时钟的频率为基准频率的一半，处理C的开始时刻也不变。因此，通过DVFS能够削减消耗电力。专利文献1:日本专利第3567354号公报专利文献2:日本特开2005－85164号公报专利文献3:日本特开2006－293768号公报然而，在现有技术2中，当同时执行了多个应用程序时，由于不清楚空闲时间如何变化，所以存在无法变更时钟的频率的问题。另外，若以移动电话为例，则在利用者长时间写邮件的过程中等时性能不怎么重要，若考虑因跨处理器的同步、通信引起的系统开销，则存在不进行并列化反而效率高的可能性。然而，在现有技术2中没有考虑到这样的方面，由于想要最大限度利用全部的CPU来进行并列处理，所以如果使用现有技术2则存在消耗电力增加的问题。
技术实现思路
为了消除上述现有技术的问题点，本专利技术的目的在于，提供能够在确保一定以上的性能并使消耗电力减少的调度方法以及系统。另外，本专利技术的目的在于，提供一种能够容易地确定消耗电力最少的运转CPU数与时钟频率的组合、可缩短系统的设计期间的设计辅助方法。为了解决上述课题而实现目的，根据本专利技术的一个方式，提出下述的调度方法以及系统：检测从第一处理向第二处理的变更，从存储器取得执行所述第二处理的CPU的数和动作频率，基于所述CPU的数来使运转中的CPU停止或者起动停止中的CPU，对执行所述第二处理的CPU分配所述动作频率。另外，根据本专利技术的另一个方式，提出下述的设计辅助方法：测定执行第一处理时的第一数的CPU的第一动作时间和第一停止时间，设定比第一最小动作频率大的第一动作频率，基于所述第一动作时间和所述第一停止时间来计算以所述第一动作频率动作的所述第一数的CPU的第一消耗电力，测定执行所述第一处理时的与所述第一数不同的第二数的CPU的第二动作时间和第二停止时间，设定比第二最小动作频率大的第二动作频率，基于所述第二动作时间和所述第二停止时间来计算以所述第二动作频率动作的所述第二数的CPU的第二消耗电力，基于所述第一消耗电力与所述第二消耗电力的比较结果来决定所述第一处理执行时的CPU的数。根据本专利技术的一个方式，起到可保持一定以上的性能，同时使消耗电力减少这一效果。另外，根据本专利技术的另一个方式，起到能够容易地确定消耗电力最少的运转CPU数和时钟频率的组合这一效果。附图说明图1是表示本专利技术的一个例子的说明图。图2是表示多核处理器系统的硬件例的说明图。图3是表示实施方式1涉及的设计辅助装置的硬件例的框图。图4是表示实施方式1涉及的设计辅助装置300的功能框图的说明图。图5是表示测定数据的一个例子的说明图。图6是表示DVFS控制信息表600的一个例子的说明图。图7是表示实施方式1涉及的设计辅助装置300所执行的设计支援处理步骤的一个例子的流程图。图8是实施方式2涉及的多核处理器系统200的功能框图。图9是表示事件的产生例的说明图。图10是表示运转中的CPU的数发生变化的例子的说明图。图11是表示实施方式2涉及的OS220所执行的控制处理步骤的一个例子的流程图。图12是表示设计辅助装置300的功能框图的说明图。图13是表示运转时间表例的说明图。图14是表示频率/电力表例的说明图。图15是表示实施方式3涉及的设计辅助装置300所执行的设计支援处理步骤的一个例子的流程图。图16是实施方式4涉及的多核处理器系统200的功能框图。图17是表示多个程序同时被执行的例子的说明图。图18是表示合计运转时间的说明图。图19是表示确定消耗电力最低的CPU数的例子的说明图。图20是表示运转CPU数的变更例的说明图。图21是表示实施方式4涉及的OS220所执行的控制处理步骤的一个例子的流程图。图22是表示实施方式4涉及的OS220所执行的控制处理步骤的一个例子的流程图。图23是表示并列化系统开销例的说明图。图24是表示并列化系统开销的影响例的说明图。具体实施方式以下，参照附图对本专利技术涉及的调度方法、设计辅助方法以及系统的实施方式详细进行说明。这里，在多核处理器系统中，多核处理器是搭载有多个核的处理器。只要搭载有多个核即可，则可以是搭载多本文档来自技高网...

【技术保护点】
一种设计辅助方法，其特征在于，测定执行第一处理时的第一数的CPU的第一运转时间和第一停止时间，设定比第一最小动作频率大的第一动作频率，基于所述第一运转时间和所述第一停止时间来计算以所述第一动作频率动作的所述第一数的CPU的第一消耗电力，测定执行所述第一处理时的与所述第一数不同的第二数的CPU的第二运转时间和第二停止时间，设定比第二最小动作频率大的第二动作频率，基于所述第二运转时间和所述第二停止时间来计算以所述第二动作频率动作的所述第二数的CPU的第二消耗电力，基于所述第一消耗电力与所述第二消耗电力的比较结果来决定执行所述第一处理时的CPU的数。

【技术特征摘要】
1.一种设计辅助方法，其特征在于，测定执行第一处理时的第一数的CPU的第一运转时间和第一停止时间，设定比第一最小动作频率大的第一动作频率，基于所述第一运转时间和所述第一停止时间来计算以所述第一动作频率动作的所述第一数的CPU的第一消耗电力，测定执行所述第一处理时的与所述第一数不同的第二数的CPU的第二运转时间和第二停止时间，设定比第二最小动作频率大的第二动作频率，基于所述第二运转时间和所述第二停止时间来计算以所述第二动作频率动作的所述第二数的CPU的第二消耗电力，基于所述第一消耗电力与所述第二消耗电力的比较结果来决定执行所述第一处理时的CPU的数。2.根据权利要求1所述的设计辅助方法，其特征在于，基于由一个CPU处理所述第一处理时的运转时间、所述第一运转时间和规定动作频率来计算所述第一最小动作频率，基于由一个CPU处理所述第一处理时的运转时间、所述第二运转时间和所述规定动作频率来计算所述第二最小动作频率。3.一种设计辅助系统，是具备多个CPU、和针对多个处理的各个存储执行该处理的CPU的数以及动作频率的存储器的设计辅助系统，其特征在于，所述多个CPU中的一个CPU进行以下处理，测定执行第一处理时的第一数的CPU的第一运转时间和第一停止时间，设定比第一最小动作频率大的第一动作频率，基于所述第一运转时间和所述第一停止时间来计算以所述第一动作频率动作的所述第一数的CPU的第一消耗电力，测定执行所述第一处理时的与所述第一数不同的第二数的CPU的第二运转时间和第二停止时间，设定比第二最小动作频率大的第二动作频率，基于所述第二运转时间和所述第二停止时间来计算以所述第二动作频率动作的所述第二数的CPU的第二消耗电力，基于所述第一消耗电力与所述第二消耗电力的比较结果来决定执行所述第一处理时的CPU的数。4.根据权利要求3所述的设计辅助系统，其特征在于，基于由一个CPU处理所述第一处理时的运转时间、所述第一运转时间和规定动作频率来计算所述第一最小动作频率，基于由一个CPU处理所述第...

【专利技术属性】
技术研发人员：铃木贵久，山下浩一郎，山内宏真，栗原康志，大友俊也，大馆尚纪，平木哲夫，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：日本,JP