一种多种EDID数据选择性输出的系统及方法技术方案

本发明专利技术涉及一种多种EDID数据选择性输出的系统及方法，包括显卡EDID接口、CPCI总线、电源芯片、FPGA配置芯片、时钟芯片、拨码开关和FPGA可编程逻辑器。由于FPGA的可编程特性，可以根据实际需要向FPGA配置芯片中烧录指定的配置文件以及多种EDID数据，然后通过拨码开关，进行选择输出，本发明专利技术可以有效避免由于EDID数据固化在EEPROM中，如视频采集卡需采集另一种显示分辨率，就需要重新烧写EDID数据到EEPROM，或者更换一个存储对应分辨率EDID的EEPROM器件，EDID数据更新不灵活，不便于适配需要采集多种显示分辨率的视频采集卡的问题。

System and method for selective output of multiple EDID data

The system and method of the present invention relates to a variety of selective EDID data output, including EDID graphics interface, CPCI bus, power chip, FPGA configuration chip, clock chip, dial switch and FPGA programmable logic device. Because the programmable characteristic of FPGA, can burn the specified configuration file and a variety of EDID data to FPGA chip configuration according to actual needs, and then through the dial switch, to select the output, the invention can effectively avoid the curing EDID data in EEPROM, such as video acquisition card to acquire another display resolution, you will need to writing EDID data to EEPROM, EEPROM devices or replacement of a storage corresponding to the resolution of EDID, EDID data update is not flexible, not easy to fit the need to collect a variety of display video capture card problem resolution.

【技术实现步骤摘要】

本专利技术涉及一种显示器信号处理
，具体是指一种多种EDID数据选择性输出的系统及方法。
技术介绍
外部显示设备标识数据(ExtendedDisplayIdentificationData，简称EDID)是由视频电子标准协会(VideoElectronicsStandardsAssociation，简称VESA)制定的规范，包含显示设备的基本参数，如制造商、产品名称、可支持的分辨率、RGB颜色值等。这些信息可存储在视频采集卡专用的EEPROM芯片中。视频输出端(如显卡)，通过显卡EDID接口读取视频采集卡上EEPROM中的EDID数据，判断当前视频采集卡的需要采集视频的分辨率，从而输出正确的颜色、行、场信息给视频采集卡。视频采集卡采用专用EEPROM芯片存储EDID数据会带来如下问题，由于EDID数据固化在EEPROM中，因此如视频采集卡需采集另一种显示分辨率，就需要重新烧写EDID数据到EEPROM，或者更换一个存储对应分辨率EDID的EEPROM器件，EDID数据更新不灵活，不便于适配需要采集多种显示分辨率的视频采集卡。
技术实现思路
本专利技术所要解决的技术问题是提供一种多种EDID数据选择性输出的系统及方法。为解决上述技术问题，作为本专利技术的第一方面，提供一种多种EDID数据选择性输出的系统，包括显卡EDID接口、CPCI总线、电源芯片、FPGA配置芯片、时钟芯片、拨码开关和FPGA可编程逻辑器；所述电源芯片输入端与CPCI总线电连接，电源芯片输出端分别与FPGA配置芯片、时钟芯片和FPGA可编程逻辑器电性连接，用于向FPGA配置芯片、时钟芯片和FPGA可编程逻辑器供电；所述FPGA配置芯片与FPGA可编程逻辑器电连接，用于从上位机下载FPGA可编程逻辑器的配置文件以及多种扩展显示标识数据，并供FPGA可编程逻辑器读取；所述时钟芯片的输出端与FPGA可编程逻辑器电连接，用于向FPGA可编程逻辑器输出基准时钟信号；所述拨码开关的输出端与FPGA可编程逻辑器电连接，FPGA可编程逻辑器根据拨码开关的拨码值选择输出待传输的扩展显示标识数据；所述FPGA可编程逻辑器与显卡EDID接口电连接。采用上述技术方案的有益效果是：由于FPGA的可编程特性，可以根据实际需要向FPGA配置芯片中烧录指定的配置文件以及多种EDID数据，然后通过拨码开关，进行选择输出，采用本方法可以有效避免由于EDID数据固化在EEPROM中，如视频采集卡需采集另一种显示分辨率，就需要重新烧写EDID数据到EEPROM，或者更换一个存储对应分辨率EDID的EEPROM器件，EDID数据更新不灵活，不便于适配需要采集多种显示分辨率的视频采集卡的问题。在上述技术方案的基础上，本专利技术还可以做如下改进进一步，所述FPGA可编程逻辑器包括CPU模块、ROM模块、时钟管理模块、数据缓存模块和IIC模块；所述CPU模块分别与ROM模块、时钟管理模块、数据缓存模块和IIC模块电连接；所述时钟管理模块还与与时钟芯片连接，用于对时钟芯片的输入信号锁相，根据基准时钟信号产生供CPU模块工作的时钟信号；所述CPU模块还与拨码开关电连接，用于将时钟管理模块生成的时钟信号作为同步读写时钟信号输出给ROM模块、数据缓存模块和IIC模块，用于根据拨码开关产生的码值，进行译码，并根据译码结果选取ROM模块中待传输的扩展显示标识数据，并将其转存入数据缓存模块中，用于向IIC模块发送指示信号，控制IIC模块的读写操作；所述ROM模块，按地址划分为多个存储区域，每个存储区域存储一个扩展显示标识数据；所述数据缓存模块，用于存储CPU模块从ROM模块中读取的待传输的扩展显示标识数据，并根据IIC模块的读取请求，将所述待传输的扩展显示标识数据发送给IIC模块；所述IIC模块，与显卡EDID接口连接，用于在接收到CPU模块发送的指示信号后，响应显卡的EDID接口的读请求信号，向数据缓存模块发送读取请求，获得所述待传输的扩展显示标识数据，完成字节到比特的“并-串”转换，并按照IIC通信协议将数据输出给显卡EDID接口。采用上述进一步方案的有益效果是在系统工作时，CPU模块从ROM模块中读取待传输的扩展显示标识数据，写入数据缓存模块，供IIC模块读取，可以有效提高数据读取速度，而且IIC模块的设置，可以在不改变现有的数据传输物理结构的基础上，如显卡EDID接口、视频采集卡等，实现EDID数据的灵活更新。且由于FPGA为可编程逻辑器件，内部逻辑资源丰富，可以根据所述配置文件中EDID数据的多少调整ROM模块的容量大小，因此可以向FPGA可编程逻辑器中写入多种EDID数据。进一步，所述CPU模块与ROM模块、数据缓存模块和IIC模块之间的连接采用Avalon总线结构。Avalon总线是一种协议较为简单的片内总线，不需要负责的握手/应答机制，简化了Avalon总线的时序行为，且地址、数据和控制信号使用分离的、专用的端口，方便了各个模块的设计。进一步，所述数据缓存模块为双向RAM，即DPRAM，采用DPRAM，一个机器周期内可同时对其进行读和写操作，有效提高了EDID数据的读取效率。作为本专利技术的第二方面，提供一种多种EDID数据选择性输出的方法，利用上述的多种EDID数据选择性输出的系统实现，所述方法包括：FPGA配置芯片从上位机下载FPGA可编程逻辑器的配置文件以及多种扩展显示标识数据；FPGA可编程逻辑器从FPGA配置芯片读取所述多种扩展显示标识数据并存储；FPGA可编程逻辑器根据拨码开关的拨码值选择待传输的扩展显示标识数据输出至显卡EDID接口。本专利技术方法的有益效果是：由于FPGA的可编程特性，可以根据实际需要向FPGA配置芯片中烧录指定的配置文件以及多种EDID数据，然后通过拨码开关，进行选择输出，采用本方法可以有效避免由于EDID数据固化在EEPROM中，如视频采集卡需采集另一种显示分辨率，就需要重新烧写EDID数据到EEPROM，或者更换一个存储对应分辨率EDID的EEPROM器件，EDID数据更新不灵活，不便于适配需要采集多种显示分辨率的视频采集卡的问题。具体的，所述FPGA可编程逻辑器包括CPU模块、ROM模块、时钟管理模块、数据缓存模块和IIC模块；所述FPGA可编程逻辑器根据拨码开关的拨码值选择待传输的扩展显示标识数据输出至显卡EDID接口包括：CPU模块从拨码开关读取拨码值，进行译码，并根据译码结果读取ROM模块中待传输的扩展显示标识数据，并将其转存入数据缓存模块中，同时向IIC模块发送指示信号，控制IIC模块的读写操作；IIC模块接收到CPU模块发送的指示信号后，响应显卡的EDID接口的读请求信号，向数据缓存模块发送读取请求，获得所述待传输的扩展显示标识数据，完成字节到比特的“并-串”转换，按照IIC通信协议将扩展显示标识数据输出给显卡EDID接口。采用上述进一步方案的有益效果是在系统工作时，CPU模块从ROM模块中读取待传输的扩展显示标识数据，写入数据缓存模块，供IIC模块读取，可以有效提高数据读取速度，而且IIC模块的设置，可以在不改变现有的数据传输物理结构的基础上，如显卡EDID接口，视频采集卡等，实现EDID数据的灵活更新。且由于FPGA为可编程逻辑器本文档来自技高网...

【技术保护点】
一种多种EDID数据选择性输出的系统，包括显卡EDID接口，其特征在于：还包括：CPCI总线、电源芯片、FPGA配置芯片、时钟芯片、拨码开关和FPGA可编程逻辑器；所述电源芯片输入端与CPCI总线电连接，电源芯片输出端分别与FPGA配置芯片、时钟芯片和FPGA可编程逻辑器电性连接，用于向FPGA配置芯片、时钟芯片和FPGA可编程逻辑器供电；所述FPGA配置芯片与FPGA可编程逻辑器电连接，用于从上位机下载FPGA可编程逻辑器的配置文件以及多种扩展显示标识数据，并供FPGA可编程逻辑器读取；所述时钟芯片的输出端与FPGA可编程逻辑器电连接，用于向FPGA可编程逻辑器输出基准时钟信号；所述拨码开关的输出端与FPGA可编程逻辑器电连接，FPGA可编程逻辑器根据拨码开关的拨码值选择待传输的扩展显示标识数据输出至显卡EDID接口；所述FPGA可编程逻辑器与显卡EDID接口电连接。

【技术特征摘要】
1.一种多种EDID数据选择性输出的系统，包括显卡EDID接口，其特征在于：还包括：CPCI总线、电源芯片、FPGA配置芯片、时钟芯片、拨码开关和FPGA可编程逻辑器；所述电源芯片输入端与CPCI总线电连接，电源芯片输出端分别与FPGA配置芯片、时钟芯片和FPGA可编程逻辑器电性连接，用于向FPGA配置芯片、时钟芯片和FPGA可编程逻辑器供电；所述FPGA配置芯片与FPGA可编程逻辑器电连接，用于从上位机下载FPGA可编程逻辑器的配置文件以及多种扩展显示标识数据，并供FPGA可编程逻辑器读取；所述时钟芯片的输出端与FPGA可编程逻辑器电连接，用于向FPGA可编程逻辑器输出基准时钟信号；所述拨码开关的输出端与FPGA可编程逻辑器电连接，FPGA可编程逻辑器根据拨码开关的拨码值选择待传输的扩展显示标识数据输出至显卡EDID接口；所述FPGA可编程逻辑器与显卡EDID接口电连接。2.根据权利要求1所述一种多种EDID数据选择性输出的系统，其特征在于：所述FPGA可编程逻辑器包括CPU模块、ROM模块、时钟管理模块、数据缓存模块和IIC模块；所述CPU模块分别与ROM模块、时钟管理模块、数据缓存模块和IIC模块电连接；所述时钟管理模块还与时钟芯片连接，用于对时钟芯片的输入信号锁相，根据基准时钟信号产生供CPU模块工作的时钟信号；所述CPU模块还与拨码开关电连接，用于将时钟管理模块生成的时钟信号作为同步读写时钟信号输出给ROM模块、数据缓存模块和IIC模块，用于根据拨码开关产生的拨码值，进行译码，并根据译码结果选取ROM模块中待传输的扩展显示标识数据，并将其转存入数据缓存模块中，用于向IIC模块发送指示信号，控制IIC模块的读写操作；所述ROM模块，按地址划分为多个存储区域，每个存储区域存储一个扩展显示标识数据；所述数据缓存模块，用于存储CPU模块从ROM模块中读取的待传输的扩展显示标识数据，并根据IIC模块的读取请求，将所述待传输的扩展显示标识数据发送给IIC模块；所述IIC模块，与显卡EDID接口连接，用于在接收到CPU模块发送的指示信号后，响应显...

【专利技术属性】
技术研发人员：彭飞，
申请(专利权)人：北京无线电测量研究所，
类型：发明
国别省市：北京;11