集成电路的制造方法与半导体元件技术

一种集成电路的制造方法，包含在结晶的晶圆的表面形成沟槽，且沟槽沿着结晶方向＜100＞延伸。此晶圆可经历较少的形变，因为当使用旋涂介电材料填满沟槽时引起较少的应力。因此，解决由晶圆形状改变造成的覆盖问题。

Method for manufacturing integrated circuit and semiconductor device

A method of manufacturing an integrated circuit that includes forming a groove on the surface of a crystalline wafer and extending along a crystalline direction of less than 100. This wafer undergoes less deformation because less stress is induced when the spin coated dielectric material fills the trench. Therefore, the coverage problem caused by wafer shape change is solved.

【技术实现步骤摘要】
集成电路的制造方法与半导体元件本申请主张于2016年3月29日提出申请的美国临时专利申请案第62/314411号的优先权，所述美国临时专利申请的全部内容并入本案供参考。
本专利技术涉及一种集成电路的制造方法，且特别涉及一种使用大的晶圆的集成电路的制造方法。
技术介绍
多年以来，已使用硅晶圆以制造集成电路。单一晶圆可经使用以形成大量的集成电路的晶粒，降低平均成本。通常来说，使用越来越大的晶圆为制造的趋势。因此，晶圆的尺寸稳定地增加，使得现在先进的生产线所使用的晶圆具有300mm或更大的直径。根据借由光显影掩模及其他图案化的技术定义的图案，集成电路的制造包含沉积材料层与刻蚀材料层。在不同层上的图案的对位对于元件的效能及可靠度是重要的。随着特征尺寸愈来愈小，对位的限度(margin)变得更紧且更难以达成。大的晶圆产生另一个关于对位问题的困难度，因为大的晶圆无法保持完全地平整，而在制造期间弯曲(bow)。弯曲造成对位以及掩模设计的问题。进一步来说，当晶圆为各种形成电路的工艺的对象，弯曲的量会在生产线中的单一晶圆的处理期间改变。举例来说，弯曲与不同材料与厚度的薄膜的形成有关，其可在晶圆上引起拉本文档来自技高网...

【技术保护点】
一种集成电路的制造方法，包括：提供结晶的晶圆，所述晶圆具有在晶面(100)中的表面；在所述晶圆的所述表面上形成晶粒的阵列，每一所述晶粒具有存储器阵列区与周边电路区；在所述存储器阵列区中的所述表面中形成多个第一沟槽，所述多个第一沟槽沿着结晶方向<100>延伸；以及在所述周边电路区中的所述表面中形成多个第二沟槽，所述多个第二沟槽沿着所述结晶方向<100>延伸。

【技术特征摘要】
2016.03.29 US 62/314,4111.一种集成电路的制造方法，包括：提供结晶的晶圆，所述晶圆具有在晶面(100)中的表面；在所述晶圆的所述表面上形成晶粒的阵列，每一所述晶粒具有存储器阵列区与周边电路区；在所述存储器阵列区中的所述表面中形成多个第一沟槽，所述多个第一沟槽沿着结晶方向<100>延伸；以及在所述周边电路区中的所述表面中形成多个第二沟槽，所述多个第二沟槽沿着所述结晶方向<100>延伸。2.如权利要求1所述的集成电路的制造方法，还包括将可流动介电材料填满所述多个第一沟槽与所述多个第二沟槽。3.如权利要求1所述的集成电路的制造方法，在形成所述多个第一沟槽以及形成所述多个第二沟槽之前，包括：在所述晶圆上形成氧化硅薄膜与第一半导体薄膜；以及刻蚀穿过所述氧化硅薄膜与所述第一半导体薄膜。4.如权利要求1所述的集成电路的制造方法，在形成所述多个第一沟槽与所述多个第二沟槽之前，还包括在所述晶圆上形成氧化硅薄膜与第一半导体薄膜。5.如权利要求2所述的集成电路的制造方法，还包括在所述介电材料上形成光刻胶层，其中形成所述光刻胶层为图案化所述周边电路区的掩模。6.如权利要求2所述的集成电路的制造方法，还包括：在所述多个第一沟槽与所述多个第二沟槽上形成复合层；在所述复合层上形成第二半导体薄膜；刻...

【专利技术属性】
技术研发人员：卢棨彬，张亘亘，周福兴，李智雄，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾,71