用于低功耗流水线ADC的多模块共享型流水线级电路结构制造技术
【技术实现步骤摘要】
用于低功耗流水线ADC的多模块共享型流水线级电路结构
本专利技术涉及模数转换器领域，特别涉及一种用于低功耗流水线ADC的多模块共享型流水线级电路结构。
技术介绍
随着半导体技术的迅速发展，高速高精度模数转换器已广泛应用于数字通讯、军事雷达等领域。流水线模数转换器(PipelineADC)作为目前主流的ADC产品之一，能够很好的兼顾速度与精度的要求。在流水线模数转换器中，单个流水线级电路作为重要组成部分，决定了整个流水线模数转换器的性能。在传统的低功耗流水线ADC中，采用运放共享、电容共享来降低功耗，但由于运放、电容的连续工作，存在记忆效应和稳定性问题，导致ADC精度降低，同时，由于运放共享、电容共享引入的开关则限制了ADC的速度；另一种解决方案是采用开关运放技术，但开关运放结构的流水线ADC存在问题是每一时钟相运放的开启、关断操作，会限制系统速度。同时，在输入对管开启、关断的不同时钟相，运放输入电容不同，导致运放反馈系数、增益的变化。
技术实现思路
技术问题：为了克服现有技术中存在的不足，本专利技术提出一种三相时钟控制的运放共享、电容共享、比较器共享的多模块共享型流水线级电路结构，以减少电路中运算放大器及比较器的个数，降低系统功耗。技术方案：为实现上述目的，本专利技术采用的技术方案为：一种适用于低功耗流水线ADC的多模块共享型流水线级电路结构，包括第一乘法数模单元(MDAC1)、第一级间ADC(sub_ADC1)、第二乘法数模单元(MDAC2)和第二级间ADC(sub_ADC2)；所述第一乘法数模单元(MDAC1)与第二乘法数模单元(MDAC2)分时复用第三电...
【技术保护点】
用于低功耗流水线ADC的多模块共享型流水线级电路结构，其特征在于，包括第一乘法数模单元（MDAC1）、第一级间ADC（sub_ADC1）、第二乘法数模单元（MDAC2）和第二级间ADC（sub_ADC2）；所述第一乘法数模单元（MDAC1）与第二乘法数模单元（MDAC2）分时复用第三电容（Cf1）、第四电容（Cf2）和第一运放（OPA）；所述第一级间ADC（sub_ADC1）与第二级间ADC（sub_ADC2）分时复用第一Latch（Latch1）和第二Latch（Latch2）；在时钟相Φ1为高电平时，所述第三电容（Cf1）对参考电平Vdac2进行采样，第四电容（Cf2）作为反馈电容与所述第一运放（OPA）作为第二乘法数模单元（MDAC2）的模块单元，实现第二乘法数模单元（MDAC2）的相减、取余、冗余放大的功能；在时钟相Φ2为高电平时，所述第三电容（Cf1）和第四电容（Cf2）作为第一乘法数模单元（MDAC1）的反馈电容与所述第一运放（OPA）一起实现第一乘法数模单元（MDAC1）的相减、取余、冗余放大功能，同时，第三电容（Cf1）和第四电容（Cf2）作为第二乘法数模单元（MDAC...
【技术特征摘要】
1.用于低功耗流水线ADC的多模块共享型流水线级电路结构，其特征在于，包括第一乘法数模单元（MDAC1）、第一级间ADC（sub_ADC1）、第二乘法数模单元（MDAC2）和第二级间ADC（sub_ADC2）；所述第一乘法数模单元（MDAC1）与第二乘法数模单元（MDAC2）分时复用第三电容（Cf1）、第四电容（Cf2）和第一运放（OPA）；所述第一级间ADC（sub_ADC1）与第二级间ADC（sub_ADC2）分时复用第一Latch（Latch1）和第二Latch（Latch2）；在时钟相Φ1为高电平时，所述第三电容（Cf1）对参考电平Vdac2进行采样，第四电容（Cf2）作为反馈电容与所述第一运放（OPA）作为第二乘法数模单元（MDAC2）的模块单元，实现第二乘法数模单元（MDAC2）的相减、取余、冗余放大的功能；在时钟相Φ2为高电平时，所述第三电容（Cf1）和第四电容（Cf2）作为第一乘法数模单元（MDAC1）的反馈电容与所述第一运放（OPA）一起实现第一乘法数模单元（MDAC1）的相减、取余、冗余放大功能，同时，第三电容（Cf1）和第四电容（Cf2）作为第二乘法数模单元（MDAC2）的采样电容，完成第二乘法数模单元（MDAC2）的采样操作；在时钟相Φa为高电平时，所述第三电容（Cf1）和第四电容（Cf2）、第一运放（OPA）进行复位操作，以消除记忆效应；所述第一Latch（Latch1）和第二Latch（Latch2）在时钟相Φ1为高电平时，作为第一级间ADC（sub_ADC1）比较器，实现输入信号与参考阈值的比较；在时钟相Φ2为高电平时，作为第二级间ADC（sub_ADC2）的比较器，实现输入信号与参考阈值的比较；在时钟相Φa1为高电平时，进行复位操作；所述时钟相Φa在时钟相Φ2上升沿到来前存在高电平，所述时钟相Φa1在时钟相Φ1、时钟相Φ2上升沿到来前都存在高电平。2.根据权利要求1所述的用于低功耗流水线ADC的多模块共享型流水线级电路结构，其特征在于，所述第一乘法数模单元（MDAC1）包括第一电容（Cs1）、第二电容（Cs2）、第三电容（Cf1）、第四电容（Cf2）、第一开关（S1）、第二开关（S2）、第五开关（S5）、第十六开关（S16）、第十七开关（S17）、第二十二开关（S22）、第二十三开关（S23）、第二十四开关（S24）、第二十五开关（S25）、第一编码电路（Decoder1），第三十二开关（S32）、第三十三开关（S33）和第一运放（OPA）；所述第二乘法数模单元（MDAC2）包括第三电容（Cf1）、第四电容（Cf2）、第八开关（S8）、第十三开关（S13）、第十四开关（S14）、第十五开关（S15）、第二十二开关（S22）、第二编码电路（Decoder2）、第一运放（OPA）；其中，第一电容（Cs1）右极板与第二电容（Cs2）右极板相连，且与第五开关（S5）上端及第二十五开关（S25）左端点相连，左极板接第一开关（S1）右端点及第二十四开关（S24）的右端点；第一开关（S1）左端点与输入信号Vin相连且与第二开关（S2）相连；第二十四开关（S24）左侧与地电平相连；第二电容（Cs2）左侧与第二开关（S2）右侧，第二十三开关（S23）右侧相连，第二十三开关（S23）左侧接参考电平Vdac1；第三电容（Cf1）和第四电容（Cf2）左侧与第十六开关（S16）上侧及第二十五开关（S25）右侧相连，且与第一运放（OPA）负输入端相连；第十六开关（S16）下侧与地电平相连且与第一运放（OPA）正输入端相连；第三电容（Cf1）右侧与第二十二开关（S22）左侧及第十五开关（S15）左侧相连，第四电容（Cf2）右侧与第二十二开关（S22）右侧及第十七开关（S17）上侧及第八开关（S8）左侧相连，同时与第一运放（OPA）输出端相连；第一编码电路（Decoder1）输出端控制第二十三开关（S23）的状态；第一编码电路（Decoder1）工作状态由第三十三开关（S33）、第三十二开关（S32）控制；第八开关（S8）的右侧接第三级输入，第十五开关（...
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