一种SVG与TSC混合无功补偿用电平控制装置及其控制方法制造方法及图纸

本发明专利技术公开了一种SVG与TSC混合无功补偿用电平控制装置及其控制方法，SVG的控制器MCU的I/O端口与锁存器阵列连接，锁存器阵列与达林顿型光耦阵列连接，达林顿型光耦阵列输出倍数于MCU的I/O端口的TSC投切电平信号并与TSC连接。本发明专利技术具有占用MCU较少的I/O端口实现较多的电平控制，并且具有集成度高、驱动能力强、适用性强、性价比高、可扩展的优点。

【技术实现步骤摘要】
一种SVG与TSC混合无功补偿用电平控制装置及其控制方法
本专利技术属于电平控制的
，具体涉及一种SVG与TSC混合无功补偿用电平控制装置及其控制方法。
技术介绍
随着配电系统中的变化频繁、冲击性感性负荷的大量应用，尤其是点焊机、轧钢机、冲压机等无功功率变化速度快、持续时间短、变化幅度大的负荷，引起配电系统电压跌落、闪变，功率因数降低，易导致精密生产设备、实验仪器等敏感性负荷误动作，甚至无法正常生产工作，因此要求无功补偿装置能够快速、无级、连续的进行补偿。基于成本的考虑，现在通常使用静止无功发生器(SVG)与多组晶闸管投切电容(TSC)组合的方式进行补偿，TSC装置分级补偿系统稳态无功需求，小容量的SVG装置来补偿TSC分级补偿欠补的暂态无功需求。为了能够快速、无级、连续的进行补偿，SVG与TSC之间需要快速高效的协调控制。为解决上述问题，现有的处理方式主要有：SVG与TSC之间使用RS485通信，但这种通信方式速度较慢。SVG与TSC之间使用电平控制方式，这需要较多的电平控制端口，因此需要I/O端口较多的MCU或者使用FPGA扩展I/O端口，使得控制装置复杂，而且成本较高。
技术实现思路
本专利技术所要解决的技术问题是针对上述现有技术的不足，提供一种占用MCU较少的I/O端口实现较多的电平控制，并且具有集成度高、驱动能力强、适用性强、性价比高、可扩展的SVG与TSC混合无功补偿用电平控制装置及其控制方法。一种SVG与TSC混合无功补偿用电平控制装置，SVG的控制器MCU的I/O端口与锁存器阵列连接，锁存器阵列与达林顿型光耦阵列连接，达林顿型光耦阵列输出倍数于MCU的I/O端口的TSC投切电平信号并与TSC连接。为优化上述技术方案，采取的具体措施还包括：上述的MCU与锁存器阵列之间设置驱动缓冲电路，MCU与驱动缓冲电路连接，驱动缓冲电路与锁存器阵列连接。上述的SVG的控制器MCU包括I/O端口电源输入端VCC、I/O端口接地端GND、输出TSC投切电平控制信号I/O端口S0~S7和锁存使能信号I/O端口S8~S15，其中，I/O端口电源输入端VCC接电源VCC1，I/O端口接地端GND接地GND1，输出TSC投切电平控制信号I/O端口S0~S7分别至驱动缓冲电路的第一驱动/缓冲器U2的输入端1A1~1A4、2A1~2A4，锁存使能信号I/O端口S8~S15分别至驱动缓冲电路的第二驱动/缓冲器U3的输入端1A1~1A4、2A1~2A4。上述的驱动缓冲电路用于增强MCU的I/O端口的驱动能力，驱动缓冲电路包括第一驱动/缓冲器U2、第二驱动/缓冲器U3以及下拉电阻R129~R144，第一驱动/缓冲器U2为8位同相驱动/缓冲器，第二驱动/缓冲器U3为8位反同相驱动/缓冲器，第一驱动/缓冲器U2、第二驱动/缓冲器U3的电源输入端VCC均接电源VCC1，输出使能端、及接地端GND均接地GND1，下拉电阻R129~R136分别并联于第一驱动/缓冲器U2的输入端1A1~1A4、2A1~2A4与GND1之间，下拉电阻R137~R144分别并联于第二驱动/缓冲器U3的输入端1A1~1A4、2A1~2A4与GND1之间。上述的锁存器阵列用于复用SVG控制器MCU的I/O端口，包含8个八路3态输出的非反转透明锁存器U4~U11，锁存器U4~U11的电源输入端VCC均接电源VCC1，输出使能端及接地端GND均接地GND1，信号输入端D0~D7分别并联且分别连接于驱动缓冲电路的U2的输出端1Y1~1Y4、2Y1~2Y4，锁存使能端分别连接于驱动缓冲电路的U3的输出端1Y1~1Y4、2Y1~2Y4。上述的达林顿型光耦阵列包含限流电阻R1~R128以及达林顿型光耦U12~U76，限流电阻R1~R64一端分别连接于锁存器U4~U11的输出端Q0~Q7，另一端分别连接于达林顿型光耦U12~U76的阳极输入端，达林顿型光耦U12~U76的阴极输入端均接地GND1，集电极均接电源VCC2，发射极分别连接于限流电阻R65~R128的一端,限流电阻R65~R128的另一端与TSC连接并输出最终的TSC投切电平信号。一种SVG与TSC混合无功补偿用电平控制方法，包含如下步骤：步骤1：静止无功发生器SVG控制器MCU置低信号S0~S7，并置低信号S8~S15，紧接着再置高信号S8~S15，使能所有锁存器的锁存使能输入，使得所有锁存器的输出为低电平信号，进而所有达林顿型光耦处于关断状态，从而将所有TSC初始为切除状态；步骤2：MCU发出第一组8位投切信号S0~S7，并置低信号S8，失效第一个锁存器U4的锁存使能输入，紧接着再置高信号S8，使能第一个锁存器U4的锁存使能输入，进而将投切信号S0~S7锁存于第一个锁存器U4的输出端，使得对应的8个达林顿型光耦根据信号S0~S7导通或者关断，给出电平控制信号，从而精准控制对应的每个TSC的投切状态。本专利技术与现有技术相比，在没有增加MCU的I/O端口的基础上，通过锁存器阵列与达林顿型光耦阵列的配合，通过成倍地增加了电平控制端口。但是MCU本身没有足够的驱动能力驱动锁存器阵列，因此，本专利技术增加了驱动缓冲电路用于增强MCU的I/O端口的驱动能力，使锁存器阵列能正常运作。本专利技术具有一下优点和效果：使用较少的器件，占用MCU较少的I/O端口实现较多的电平控制，并且具有集成度高、驱动能力强、适用性强、性价比高、可扩展的特点。附图说明图1是本专利技术的电路示意图。具体实施方式以下结合附图对本专利技术的实施例作进一步详细描述。本专利技术的一种SVG与TSC混合无功补偿用电平控制装置，可置于SVG内部，如图1所示，包含SVG控制器MCU、驱动缓冲电路、锁存器阵列，达林顿型光耦阵列。SVG控制器MCU与驱动缓冲电路连接，驱动缓冲电路与锁存器阵列连接，锁存器阵列与达林顿型光耦阵列连接。SVG控制器MCU的I/O端口电源输入端VCC接电源VCC1，I/O端口接地端GND接地GND1，输出TSC投切电平控制信号（记为S0~S7）I/O端口分别至驱动缓冲电路的U2的输入端1A1~1A4、2A1~2A4，锁存使能信号（记为S8~S15）I/O端口分别至驱动缓冲电路的U3的输入端1A1~1A4、2A1~2A4。驱动缓冲电路增强MCU的I/O端口的驱动能力，包含具有三态输出的8位同相驱动/缓冲器U2、具有三态输出的8位反相驱动/缓冲器U3、下拉电阻R129~R144。驱动/缓冲器U2、U3的电源输入端VCC均接电源VCC1，输出使能端、及接地端GND均接地GND1。下拉电阻R129~R136分别并联于U2的输入端1A1~1A4、2A1~2A4与GND1之间。下拉电阻R137~R144分别并联于U3的输入端1A1~1A4、2A1~2A4与GND1之间。锁存器阵列用于复用SVG控制器MCU的I/O端口，包含8个八路3态输出的非反转透明锁存器U4~U11。锁存器U4~U11的电源输入端VCC均接电源VCC1，输出使能端及接地端GND均接地GND1，信号输入端D0~D7分别并联且分别连接于驱动缓冲电路的U2的输出端1Y1~1Y4、2Y1~2Y4，锁存使能端分别连接于驱动缓冲电路的U3的输出端1Y1~1Y4、2Y1~2Y4。达林顿型光耦阵列较普通光耦可以本文档来自技高网...

【技术保护点】
一种SVG与TSC混合无功补偿用电平控制装置，其特征是：SVG的控制器MCU的I/O端口与锁存器阵列连接，锁存器阵列与达林顿型光耦阵列连接，达林顿型光耦阵列输出倍数于MCU的I/O端口的TSC投切电平信号并与TSC连接。

【技术特征摘要】
1.一种SVG与TSC混合无功补偿用电平控制装置，其特征是：SVG的控制器MCU的I/O端口与锁存器阵列连接，锁存器阵列与达林顿型光耦阵列连接，达林顿型光耦阵列输出倍数于MCU的I/O端口的TSC投切电平信号并与TSC连接。2.根据权利要求1所述的一种SVG与TSC混合无功补偿用电平控制装置，其特征是：MCU与锁存器阵列之间设置驱动缓冲电路，MCU与驱动缓冲电路连接，驱动缓冲电路与锁存器阵列连接。3.根据权利要求2所述的一种SVG与TSC混合无功补偿用电平控制装置，其特征是：所述的SVG的控制器MCU包括I/O端口电源输入端VCC、I/O端口接地端GND、输出TSC投切电平控制信号I/O端口S0~S7和锁存使能信号I/O端口S8~S15，其中，I/O端口电源输入端VCC接电源VCC1，I/O端口接地端GND接地GND1，输出TSC投切电平控制信号I/O端口S0~S7分别至驱动缓冲电路的第一驱动/缓冲器U2的输入端1A1~1A4、2A1~2A4，锁存使能信号I/O端口S8~S15分别至驱动缓冲电路的第二驱动/缓冲器U3的输入端1A1~1A4、2A1~2A4。4.根据权利要求3所述的一种SVG与TSC混合无功补偿用电平控制装置，其特征是：所述的驱动缓冲电路用于增强MCU的I/O端口的驱动能力，所述的驱动缓冲电路包括第一驱动/缓冲器U2、第二驱动/缓冲器U3以及下拉电阻R129~R144，所述的第一驱动/缓冲器U2为8位同相驱动/缓冲器，第二驱动/缓冲器U3为8位反同相驱动/缓冲器，所述的第一驱动/缓冲器U2、第二驱动/缓冲器U3的电源输入端VCC均接电源VCC1，输出使能端、及接地端GND均接地GND1，下拉电阻R129~R136分别并联于第一驱动/缓冲器U2的输入端1A1~1A4、2A1~2A4与GND1之间，下拉电阻R137~R144分别并联于第二驱动/缓冲器U3的输入端1A1~1A4、2A1...

【专利技术属性】
技术研发人员：王宗臣，夏武，王新明，姚卫东，顾曹新，杨建，冯国伟，董金奇，刘红干，邱素素，钱培泉，
申请(专利权)人：江苏现代电力科技股份有限公司，
类型：发明
国别省市：江苏,32