在浮点操作中功率降低的方法技术

提供用于使能在浮点操作中功率降低的方法。在一个示例中，系统接收混合乘加指令的浮点数。系统确定混合乘加指令针对浮点数不要求遵从精度标准。系统生成选通信号用于配置为实施混合乘加指令的操作的集成电路。系统随后将选通信号发送到集成电路以关闭包括在集成电路中的多个逻辑门。

Method for reducing power in floating point operation

Provides methods for enabling power reduction in floating point operations. In one example, the system receives the floating-point number of the mixed multiply plus instruction. System determines that mixed multiply plus instructions do not comply with precision standards for floating points. A system generates a strobe signal for configuring an integrated circuit to perform the operation of a mixed multiply plus command. The system then sends the strobe signal to the integrated circuit to turn off multiple logical gates that are included in the integrated circuit.

【技术实现步骤摘要】

本专利技术总地涉及集成电路，并且，更具体地，涉及用于在集成电路的浮点操作中降低功率的方法。
技术介绍
计算机中的处理器典型地配置为针对应用实行浮点操作。例如，常规计算机系统可包括中央处理单元（CPU）或配置为实行浮点操作的图形处理单元（GPU）。浮点是计算机以可支持大范围的值的方式表示实数的方式。术语浮点是指十进制小数点（或二进制小数点）可“浮动”的事实。例如，处理器可将十进制小数点相对于数的有效数位（digit）置于任何位置。在浮点数的内部表示中该位置被单独指示。因此，浮点表示法可被认为是科学计数法的计算机实现。若干年来，计算机工程师已在计算机中使用多种浮点表示法。自1990年以来，最常见的表示法是由电气和电子工程师协会（IEEE）754标准所定义的表示法。实行浮点操作的处理器典型地必须遵从IEEE754标准中的标准。在高性能计算中，完全的IEEE精度和舍入遵从是必要的。不幸的是，这类支持在集成电路上的面积和功耗两方面均伴随成本。当实施的计算不要求由标准所阐述的精度和舍入遵从时该成本尤其是额外的负担。如前所示，本领域中所需要的是在计算机系统中实施浮点操作的更高效的方法。
技术实现思路
本技术的一个实现方案包括用于使能在浮点操作中功率降低的方法。方法包括接收浮点数，包括混合乘加（fusedmultiply-add）指令的操作数A、操作数B和操作数C，其中混合乘加指令表示为操作数A乘以操作数B加上操作数C；确定混合乘加指令针对浮点数不要求遵从精度标准；生成选通信号（gatingsignal）用于集成电路，集成电路配置为通过标识操作数C的低阶位并且标识操作数A乘以操作数B的积的低阶位来实施混合乘加指令的操作；以及将选通信号发送到集成电路以关闭包括在集成电路中的多个逻辑门。有利地，当实施浮点操作时系统使得能够在精度和功率节省之间做出数个不同的中间权衡点。权衡点基于为了节省能量而浮点数的低阶位可被忽略的程度，否则该能量将被支出以完全地计算低阶位。在一个实现方案中，权衡点基于混合乘加（FMA）指令的操作数的指数中的相对差。通过使用部分精度，系统在集成电路中的触发器当中经历较少切换并因此以降低的功率进行操作。附图说明因此，可以详细地理解本专利技术的上述特征，并且可以参考实现方案得到对如上面所简要概括的本专利技术更具体的描述，其中一些实现方案在附图中示出。然而，应当注意的是，附图仅示出了本专利技术的典型实现方案，因此不应被认为是对其范围的限制，本专利技术可以具有其他等效的实现方案。图1是示出配置为实现本专利技术的一个或多个方面的计算机系统的框图。图2是根据本专利技术的一个实施例的、示出并行处理子系统的框图。图3是根据本专利技术的一个实施例的、示范性浮点数的示图。图4是根据本专利技术的一个实施例的、示范性混合乘加（FMA）指令的示意图。图5是根据本专利技术的一个实施例的、另一示范性FMA指令的示意图。图6是根据本专利技术的一个实施例的、又一示范性FMA指令的示意图。图7是根据本专利技术的一个实施例的、示范性乘法器阵列的示意图。图8是根据本专利技术的一个实施例的、图2的运算子系统的示意图。图9是根据本专利技术的一个实施例的、用于使能在浮点操作中降低功率的方法步骤的流程图。具体实施方式在下面的描述中，将阐述大量的具体细节以提供对本专利技术更透彻的理解。然而，本领域的技术人员应该清楚，本专利技术可以在没有一个或多个这些具体细节的情况下得以实施。在其他实例中，未描述公知特征以避免对本专利技术造成混淆。系统概述图1是示出配置为实现本专利技术的一个或多个方面的计算机系统100的框图。计算机系统100包括中央处理单元（CPU）102和包括设备驱动程序103的系统存储器104。CPU102和系统存储器104经由可以包括存储器桥105的互连路径进行通信。存储器桥105可以是例如北桥芯片，经由总线或其他通信路径106（例如超传输（HyperTransport）链路等）连接到输入/输出（I/O）桥107。I/O桥107，其可以是例如南桥芯片，从一个或多个用户输入设备108（例如键盘、鼠标等）接收用户输入并且经由路径106和存储器桥105将该输入转发到CPU102。并行处理子系统112经由总线或其他通信路径113（例如高速外围部件互连（PCI）express、加速图形端口（AGP）和/或超传输链路等）耦连到存储器桥105。在一个实现方案中，并行处理子系统112是将像素传递到显示设备110（例如常规的基于阴极射线管（CRT）和/或液晶显示器（LCD）的监视器等）的图形子系统。系统盘114也连接到I/O桥107。交换器116提供I/O桥107与诸如网络适配器118以及各种插卡120和121的其他部件之间的连接。其他部件（未明确示出），包括通用串行总线（USB）和/或其他端口连接、压缩光盘（CD）驱动器、数字视频光盘（DVD）驱动器、胶片录制设备及类似部件，也可以连接到I/O桥107。可使用任何合适的协议，诸如PCI、高速PCIExpress（PCIe）、AGP、超传输和/或任何其他总线或点对点通信协议来实现图1中将各部件互连的通信路径，并且不同设备之间的可使用不同协议的连接在本领域中是已知的。设备是硬件或硬件和软件的组合。如下文结合图3-9更详细描述的，并行处理子系统112包括并行处理单元（PPU），其配置为通过使用使能浮点操作中的功率降低的电路来执行软件应用（例如设备驱动程序103）。那些分组类型通过由通信路径113所使用的通信协议来指定。在新分组类型被引入到通信协议中的情况下（例如由于通信协议的增强），并行处理子系统112可配置为基于新分组类型生成分组并使用新分组类型来跨通信路径113与CPU102（或其他处理单元）交换数据。在一个实现方案中，并行处理子系统112包含经优化用于图形和视频处理的电路，包括例如视频输出电路，并且构成图形处理单元（GPU）。在另一实现方案中，并行处理子系统112包含经优化用于通用处理的电路，同时保留本文更详细描述的底层（underlying）的计算架构。在又一实现方案中，可以将并行处理子系统112与一个或多个其他系统元件集成，诸如存储器桥105、CPU102以及I/O桥107，以形成片上系统（SoC）。应该理解，本文所示系统是示意性的，并且变化和修改都是可能的。连接拓扑，包括桥的数目和布置、CPU102的数目以及并行处理子系统1本文档来自技高网...

【技术保护点】
一种用于使能在浮点操作中功率降低的计算机实现的方法，所述方法包括：接收浮点数，包括混合乘加指令的操作数A、操作数B和操作数C，其中所述混合乘加指令表示为所述操作数A乘以所述操作数B加上所述操作数C；确定所述混合乘加指令针对浮点数不要求遵从精度标准；生成选通信号用于集成电路，所述集成电路配置为通过标识所述操作数C的低阶位并且标识所述操作数A乘以所述操作数B的积的低阶位来实施所述混合乘加指令的操作；以及将所述选通信号发送到所述集成电路以关闭包括在所述集成电路中的多个逻辑门。

【技术特征摘要】
2012.11.21 US 13/683,3621.一种用于使能在浮点操作中功率降低的计算机实现的方法，所述方
法包括：
接收浮点数，包括混合乘加指令的操作数A、操作数B和操作数C，
其中所述混合乘加指令表示为所述操作数A乘以所述操作数B加上所述操
作数C；
确定所述混合乘加指令针对浮点数不要求遵从精度标准；
生成选通信号用于集成电路，所述集成电路配置为通过标识所述操作
数C的低阶位并且标识所述操作数A乘以所述操作数B的积的低阶位来实
施所述混合乘加指令的操作；以及
将所述选通信号发送到所述集成电路以关闭包括在所述集成电路中的
多个逻辑门。
2.一种用于使能在浮点操作中功率降低的运算子系统，所述运算子系
统包括检查器设备，所述检查器设备配置为实施动作：
接收浮点数，包括混合乘加指令的操作数A、操作数B和操作数C，
其中所述混合乘加指令表示为所述操作数A乘以所述操作数B加上所述操
作数C；
确定所述混合乘加指令针对浮点数不要求遵从精度标准；
生成选通信号用于集成电路，所述集成电路配置为通过标识所述操作
数C的低阶位并且标识所述操作数A乘以所述操作数B的积的低阶位来实
施所述混合乘加指令的操作；以及
将所述选通信号发送到所述集成电路以关闭包括在所述集成电路中的
多个逻辑门。
3.根据权利要求2所述的运算子系统，其中所述检查器设备进一步配
置为通过检查操作数的指数生成所述选通信号，所述检查操作数的指数通
过：
接收所述操作数A的指数、所述操作数B的指数和所述操作数C的指
数；
计算所述操作数A的所述指数与所述操作数B的所述指数的和；以及
将所述操作数C的所述指数与所述操作数A的所述指数与所述操作数

\tB的所述指数的所述和相比较。
4.根据权利要求2所述的运算子系统，进一步包括混合乘加设备，其
配置为实施动作：
经由所述选通信号关闭包括在所述集成电路中的所述多个逻辑门；以
及

【专利技术属性】
技术研发人员：戴维·孔拉尔·坦伦包姆，科林·斯普林克尔，斯图尔特·F·奥伯曼，萧耀明，斯里尼瓦桑·耶尔，恩池·颜·孔，
申请(专利权)人：辉达公司，
类型：发明
国别省市：美国;US