基于FPGA的边沿检测方法、系统及时钟数据恢复电路技术方案

本发明专利技术公开了一种基于FPGA的边沿检测方法、系统及时钟数据恢复电路，涉及通信技术领域。本方法包括以下步骤：使用本地参考时钟对接收的数据信号进行过采样和延时处理，基于过采样和延时处理后的数据信号生成上升沿脉冲信号和下降沿脉冲信号，上升沿脉冲信号包括若干个上升沿脉冲，下降沿脉冲信号包括若干个下降沿脉冲；分别统计每一个上升沿脉冲之后的本地参考时钟周期个数N以及每一个下降沿脉冲之后的本地参考时钟周期个数M；当M‑N大于设定的阈值时，判定上升沿脉冲为有效的上升沿脉冲，当N‑M大于阈值时，判定下降沿脉冲为有效的下降沿脉冲。本发明专利技术能检测出有效的上升沿脉冲和下降沿脉冲，提高数据信号采样的准确性和可靠性。

【技术实现步骤摘要】
基于FPGA的边沿检测方法、系统及时钟数据恢复电路本专利技术涉及通信
，具体是涉及一种边沿检测方法、系统及时钟数据恢复电路。
技术介绍
随着通信技术和电信号处理技术的发展，串行数据通信在电信、光收发器、数据存储局域网以及无线产品中的应用日益广泛，传输速率也越来越快。在串行数据通信中，为了节省开销，一般只传送数据信号而不传送与数据信号同步的时钟信号，即在发送端，将时钟嵌入到数据中，在接收端，使用时钟数据恢复(ClockandDataRecovery，CDR)电路从接收的数据中提取时钟，继而利用该时钟对数据进行“重定时”来消除传输过程中积累的抖动。基于锁相环(phaselockedloop，PLL)的CDR电路可以实现本地参考时钟与数据之间的相位跟踪和同步，但是对于突发信号来说，锁相环不能满足快速同步的要求，大的相位变化就能引起失锁，锁定时间通常很长，无法快速捕捉接收的数据的相位变化。基于盲过采样结构的CDR电路用于突发模式接收电路的时钟数据恢复，可以对数据的相位变化实现快速捕捉。目前，CDR电路的发展趋势之一是数字化，对越来越多模块进行数字化可以增加CDR电路的可靠性、可移植性，以及减本文档来自技高网...

【技术保护点】
一种基于FPGA的边沿检测方法，其特征在于，包括以下步骤：使用本地参考时钟对接收的数据信号进行过采样和延时处理，基于过采样和延时处理后的数据信号生成上升沿脉冲信号和下降沿脉冲信号，所述上升沿脉冲信号包括若干个上升沿脉冲，所述下降沿脉冲信号包括若干个下降沿脉冲；分别统计每一个上升沿脉冲之后的本地参考时钟周期个数N以及每一个下降沿脉冲之后的本地参考时钟周期个数M；当M‑N大于设定的阈值时，判定所述上升沿脉冲为有效的上升沿脉冲，当N‑M大于所述阈值时，判定所述下降沿脉冲为有效的下降沿脉冲。

【技术特征摘要】
1.一种基于FPGA的边沿检测方法，其特征在于，包括以下步骤：使用本地参考时钟对接收的数据信号进行过采样和延时处理，基于过采样和延时处理后的数据信号生成上升沿脉冲信号和下降沿脉冲信号，所述上升沿脉冲信号包括若干个上升沿脉冲，所述下降沿脉冲信号包括若干个下降沿脉冲；分别统计每一个上升沿脉冲之后的本地参考时钟周期个数N以及每一个下降沿脉冲之后的本地参考时钟周期个数M；当M-N大于设定的阈值时，判定所述上升沿脉冲为有效的上升沿脉冲，当N-M大于所述阈值时，判定所述下降沿脉冲为有效的下降沿脉冲。2.如权利要求1所述的基于FPGA的边沿检测方法，其特征在于，使用本地参考时钟对接收的数据信号进行过采样和延时处理，基于过采样和延时处理后的数据信号生成上升沿脉冲信号和下降沿脉冲信号包括：使用本地参考时钟对接收的数据信号进行过采样和延时处理，得到数据信号的第一延时数据信号和第二延时数据信号，其中，所述第一延时数据信号的延时为nt，其中，n为正整数，t为本地参考时钟的周期，所述第二延时数据信号的延时为(n+1)t；将所述第一延时数据信号和第二延时数据信号的反相信号相与后得到所述上升沿脉冲信号；将所述第二延时数据信号和第一延时数据信号的反相信号相与后得到所述下降沿脉冲信号。3.如权利要求1所述的基于FPGA的边沿检测方法，其特征在于：使用上升沿计数器和下降沿计数器分别统计每一个上升沿脉冲之后的本地参考时钟周期个数N以及每一个下降沿脉冲之后的本地参考时钟周期个数M。4.如权利要求3所述的基于FPGA的边沿检测方法，其特征在于：对于接收的所述上升沿脉冲信号中的每一个上升沿脉冲，所述上升沿计数器进行清零并统计该上升沿脉冲高电平持续的本地参考时钟周期总数N；对于接收的所述下降沿脉冲信号中的每一个下降沿脉冲，所述下降沿计数器进行清零并统计每一个下降沿脉冲低电平持续的本地参考时钟周期总数M。5.如权利要求1至4任一项所述的基于FPGA的边沿检测方法，其特征在于，所述边沿检测方法还包括：使用有效的上升沿脉冲生...

【专利技术属性】
技术研发人员：杨虎林，钟永波，胡晓君，
申请(专利权)人：烽火通信科技股份有限公司，
类型：发明
国别省市：湖北,42