一种基于FPGA的IRIG106高速数据存储系统技术方案

本发明专利技术公开了一种基于FPGA的IRIG106高速数据存储系统，其利用FPGA实现，包括多路采集模块、IRIG106封装模块和存储控制模块；所述多路采集模块的输出端均与IRIG106封装模块的输入端连接，所述IRIG106封装模块的输出端与存储控制模块的输入端连接，所述存储控制模块用于与外部存储盘连接；所述多路采集模块、IRIG106封装模块和存储控制模块并行运行。本发明专利技术提出一种基于FPGA的高速存储方案，通过在FPGA内部设计存储控制器对存储盘进行直接操作，同时对数据存储的过程进行优化，将数据处理阶段和存储阶段分开，充分利用FPGA并行处理的优势，克服了现有基于嵌入式存储方案速率较慢问题，极大提高了数据的存储速率。本发明专利技术可广泛应用于各种高速存储系统。

【技术实现步骤摘要】
一种基于FPGA的IRIG106高速数据存储系统
本专利技术涉及数据存储领域，尤其涉及一种高速数据存储系统。
技术介绍
FPGA：Field-ProgrammableGateArray，现场可编程门阵列。IRIG：Inter-RangeInstrumentrationGroup，靶场间测量仪器组。IRIG106是有美国靶场司令委员会(RCC)制定的数据记录标准，用较经济的方法实现对多种数据的数字化和有效组合，目前靶场间测量仪器组IRIG106(IRIG：Inter-RangeInstrumentrationGroup)数字记录标准已逐渐成为国际公认的标准之一，采用基于IRIG106格式存储是未来机载测试的发展方向。FIFO：FirstInputFirstOutput的缩写，先入先出队列。随着技术的进步，机载测试数需求不断增长，信息越多对事后的分析处理越方便，信息量的增加机载数据记录的要求也随之增加。现有技术中，基于瞬时的高速记录一般采用先写入高速内存缓存，事后慢速写入存储器的方式。但是这种方式不能满足长时间持续高速写入的需求。
技术实现思路
为了解决上述技术问题，本专利技术的目的是提供一种可满足长时间持续高速写入的高速存储系统。本专利技术所采用的技术方案是：一种基于FPGA的IRIG106高速数据存储系统，其利用FPGA实现，包括多路采集模块、IRIG106封装模块和存储控制模块；所述多路采集模块的输出端均与IRIG106封装模块的输入端连接，所述IRIG106封装模块的输出端与存储控制模块的输入端连接，所述存储控制模块用于与外部存储盘连接；所述多路采集模块、IRIG106封装模块和存储控制模块并行运行。优选的，所述采集模块包括大FIFO和小FIFO；所述大FIFO用于缓存数据量较大的采集数据，小FIFO用于存储当前采集数据的长度；采集模块每次在大FIFO中存储完一数据包，在小FIFO中存储该数据包的长度，即写入的数据包与数据包长度一一对应。优选的，所述IRIG106封装模块包括多路数据混合子模块和数据封装子模块，所述多路数据混合子模块用于将多路采集模块输出的数据进行数据混合，所述数据封装子模块用于将混合后的数据进行数据封装后输出到存储控制模块。优选的，所述数据混合子模块包括混合FIFO；工作时，所述数据混合子模块按照预先设定的采集缓冲数据的长度，一次从多路采集模块中读取对应的数据长度及对应的数据包，将数据包缓存在混合FIFO中以供数据封装子模块读取。优选的，工作时，所述数据混合子模块记录FIFO中已缓存的总数据量和最后一包数据的数据量，当总数据量超过设定封装包大小时，将总数据量减去最后一包的数据量，形成当前数据组包输出到数据封装子模块。优选的，所述数据封装子模块用于将数据混合子模块输出的数据组包封装成IRIG106封装包；所述IRIG106封装包包括IRIG106数据包和IRIG106时间包；所述IRIG106数据包含有采集到的数据组包，所述IRIG106时间包含有对数据组包进行时间标记的数据。优选的，所述存储控制模块包括文件管理子模块、主控制器逻辑子模块和物理接口子模块；所述文件管理子模块的输出端与数据封装子模块的输入端连接，所述数据封装子模块的输出端与主控制器逻辑子模块的输入端连接，所述主控制器逻辑子模块的输出端与物理接口子模块的输入端连接，所述物理接口子模块用于与外部存储盘连接。优选的，所述文件管理子模块用于对接收的IRIG106封装包进行自定义文件管理，所述自定义文件管理分为三个层次；第一层用于对数据段进行管理，记录存储盘中存储数据段的个数，第二层对文件索引的起始位置和结束位置进行管理，指示一段数据段索引的开始位置和结束位置，第三层对文件的名称、开始记录时间、数据存储的起始位置和结束位置进行管理，在记录开始时存储文件名称，记录的时间以及数据的起始位置，以后每一秒记录一次当前的时间以及当前记录位置。优选的，当系统异常掉电时，通过自定义文件管理找到掉电前一秒记录的结束位置，通过结束位置信息即恢复出完成的数据段。优选的，所述存储控制模块为SATA控制模块，所述存储盘为SATA硬盘，所述SATA控制模块用于实现SATAII协议传输层、链路层以及物理层功能，兼容SATA3.0标准。本专利技术的有益效果是：本专利技术提出一种基于FPGA的高速存储方案，通过在FPGA内部设计存储控制器对存储盘进行直接操作，同时对数据存储的过程进行优化，将数据处理阶段和存储阶段分开，充分利用FPGA并行处理的优势，克服了现有基于嵌入式存储方案速率较慢问题，极大提高了数据的存储速率。另外，本专利技术还通过接收多路以太网数据，通过IRIG106封装，最终通过SATAII接口进行高速存储。用较经济的方法实现对多种数据的数字化和有效组合。采集模块基于双FIFO的数据缓冲机制，基于FPGA的IRIG106简化数据组帧格式，实现了对数据的快速、可靠地处理和存储。基于自定义的文件管理方式，该管理分为三层，第一层记录数据段的个数，第二层记录文件索引的起始位置和结束位置，第三层记录数据的名称，每一秒的结束的数据记录位置。最大程度地防止掉电或其它故障引起的数据丢失。本专利技术可广泛应用于各种高速存储系统。附图说明下面结合附图对本专利技术的具体实施方式作进一步说明：图1是本专利技术一种实施例的电路结构框图；图2是本专利技术SATA控制模块一种实施例的逻辑结构示意图。具体实施方式需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。本专利技术基于FPGA的IRIG106存储系统，利用FPGA的并行处理的特性，从采集、封装、存储实现并行处理，大大提高了存储速率，如图1所示。本实施例以4路采集模块为例，一种基于FPGA的IRIG106高速数据存储系统，其利用FPGA实现，包括4路采集模块、IRIG106封装模块和存储控制模块；4路采集模块的输出端均与IRIG106封装模块的输入端连接，IRIG106封装模块的输出端与存储控制模块的输入端连接，存储控制模块用于与外部存储盘连接；4路采集模块、IRIG106封装模块和存储控制模块并行运行。4路采集模块均接收以太网Ethernet数据，采集模块包括大FIFO和小FIFO；数据采集后通过双FIFO结构对数据进行缓存处理。双FIFO结构即一大一小两种容量FIFO的组合在一起，大FIFO用于缓存数据量较大的采集数据，小FIFO则用于存储当前采集数据的长度，每次在大FIFO中存储完一包数据，在小FIFO中存储数据包的长度，即写入的数据与长度一一对应。本实施例中，IRIG106封装模块包括4路数据混合子模块和数据封装子模块，4路数据混合子模块用于将4路采集模块输出的数据进行数据混合，数据封装子模块用于将混合后的数据进行数据封装后输出到存储控制模块。数据混合子模块包括混合FIFO；工作时，数据混合子模块按照预先设定的采集缓冲数据的长度，一次从4路采集模块中读取对应的数据长度及对应的数据包，将数据包缓存在混合FIFO中以供数据封装子模块读取。数据混合子模块将4路采集数据混合：将4路数据包进行封装为一个大的数据包，用大数据包进行存储提高写入速度。具体的，数据包最关键的是有效数据包的长度统计，由于接受的数据包长度不固定，无法预测多个数本文档来自技高网...

【技术保护点】
一种基于FPGA的IRIG106高速数据存储系统，其特征在于，其利用FPGA实现，包括多路采集模块、IRIG106封装模块和存储控制模块；所述多路采集模块的输出端均与IRIG106封装模块的输入端连接，所述IRIG106封装模块的输出端与存储控制模块的输入端连接，所述存储控制模块用于与外部存储盘连接；所述多路采集模块、IRIG106封装模块和存储控制模块并行运行。

【技术特征摘要】
1.一种基于FPGA的IRIG106高速数据存储系统，其特征在于，其利用FPGA实现，包括多路采集模块、IRIG106封装模块和存储控制模块；所述多路采集模块的输出端均与IRIG106封装模块的输入端连接，所述IRIG106封装模块的输出端与存储控制模块的输入端连接，所述存储控制模块用于与外部存储盘连接；所述多路采集模块、IRIG106封装模块和存储控制模块并行运行。2.根据权利要求1所述的一种基于FPGA的IRIG106高速数据存储系统，其特征在于，所述采集模块包括大FIFO和小FIFO；所述大FIFO用于缓存数据量较大的采集数据，小FIFO用于存储当前采集数据的长度；采集模块每次在大FIFO中存储完一数据包，在小FIFO中存储该数据包的长度，即写入的数据包与数据包长度一一对应。3.根据权利要求1或2所述的一种基于FPGA的IRIG106高速数据存储系统，其特征在于，所述IRIG106封装模块包括多路数据混合子模块和数据封装子模块，所述多路数据混合子模块用于将多路采集模块输出的数据进行数据混合，所述数据封装子模块用于将混合后的数据进行数据封装后输出到存储控制模块。4.根据权利要求3所述的一种基于FPGA的IRIG106高速数据存储系统，其特征在于，所述数据混合子模块包括混合FIFO；工作时，所述数据混合子模块按照预先设定的采集缓冲数据的长度，一次从多路采集模块中读取对应的数据长度及对应的数据包，将数据包缓存在混合FIFO中以供数据封装子模块读取。5.根据权利要求4所述的一种基于FPGA的IRIG106高速数据存储系统，其特征在于，工作时，所述数据混合子模块记录FIFO中已缓存的总数据量和最后一包数据的数据量，当总数据量超过设定封装包大小时，将总数据量减去最后一包的数据量，形成当前数据组包输出到数据封装子模块。6.根据权利要求3所述的一种基于FPGA的IRIG106高速数据存储系统，其...

【专利技术属性】
技术研发人员：郑锐，阳树和，王立国，王海蛟，
申请(专利权)人：深圳市中航世星科技有限公司，
类型：发明
国别省市：广东,44