应用于AES与Camellia密码算法的可重构S盒电路结构制造技术
【技术实现步骤摘要】
应用于AES与Camellia密码算法的可重构S盒电路结构
本专利技术涉及密码电路
，尤其涉及一种应用于AES与Camellia密码算法的可重构S盒电路结构。
技术介绍
1.AES密码算法和Camellia密码算法AES(AdvancedEncryptionStandard,高级加密标准)是由美国国家标准与技术研究院2001年制定的新一代分组对称密码算法，用于取代原来的DES(DataEncryptionStandard，数据加密标准)。AES密码算法的数据分组长度为128比特，密钥长度有128，192和256比特三种。AES密码算法被多个国际标准组织所采用，是目前使用最广泛的分组密码算法。Camellia算法是由日本电报电话公司和三菱公司于2000年共同设计，Camellia算法的数据分组长度也是128比特，密钥长度为128比特、192比特和256比特三种。Camellia已被许多组织选为标准算法，包括欧洲的NESSIE标准、日本的CRYPTREC标准、以及国际标准化组织与国际电工委员会制定的ISO/IEC18033-3标准。密码算法可以通过硬件实现，也可...
【技术保护点】
一种应用于AES与Camellia密码算法的可重构S盒电路结构，其特征在于，包括：合成矩阵乘法单元1、合成矩阵乘法单元2、常数加单元1、常数加单元2、常数加单元3、常数加单元4、复合域乘法逆单元、选择器1、选择器2、字节数据输入端口、字节数据输出端口和控制信号输入端口，所述选择器1和所述选择器2均为三选一选择器；所述合成矩阵乘法单元1的输入端口与字节数据输入端口相连接；合成矩阵乘法单元1的输出端PA、输出端PV、输出端PC分别与选择器1输入端、常数加单元1的输入端、常数加单元2的输入端一一对应连接；所述常数加单元1的输出端和常数加单元2的输出端均与选择器1的输入端连接；所述...
【技术特征摘要】
1.一种应用于AES与Camellia密码算法的可重构S盒电路结构，其特征在于，包括：合成矩阵乘法单元1、合成矩阵乘法单元2、常数加单元1、常数加单元2、常数加单元3、常数加单元4、复合域乘法逆单元、选择器1、选择器2、字节数据输入端口、字节数据输出端口和控制信号输入端口，所述选择器1和所述选择器2均为三选一选择器；所述合成矩阵乘法单元1的输入端口与字节数据输入端口相连接；合成矩阵乘法单元1的输出端PA、输出端PV、输出端PC分别与选择器1输入端、常数加单元1的输入端、常数加单元2的输入端一一对应连接；所述常数加单元1的输出端和常数加单元2的输出端均与选择器1的输入端连接；所述选择器1的输出端与复合域乘法逆单元的输入端相连接；所述复合域乘法逆单元的输出端与合成矩阵乘法单元2的输入端相连接；所述合成矩阵乘法单元2的输出端PA、输出端PV、输出端PC分别与常数加单元3的输入端、选择器2的输入端、常数加单元4的输入端一一对应连接；所述常数加单元3的输出端和常数加单元4的输出端均与选择器2的输入端连接；所述选择器2的输出端与字节数据输出端口相连接；所述选择器1和选择器2的选择端均与控制信号输入端口相连接；所述应用于AES与Camellia密码算法的可重构S盒电路结构有三个工作模式：AES加密S盒工作模式、AES解密S盒工作模式和CamelliaS盒工作模式；在选择信号的控制下，选择器1和选择器2分别选择不同的信号通道，从而实现不同的工作模式；在AES加密S盒工作模式下，选择器1输出合成矩阵乘法单元1的输出端PA上的运算结果，选择器2输出常数加单元3的运算结果；在AES解密S盒工作模式下，选择器1输出常数加单元1的运算结果，选择器2输出合成矩阵乘法单元2的输出端PV上的运算结果；在CamelliaS盒工作模式下，选择器1输出常数加单元2的运算结果，选择器2输出常数加单元4的运算结果；所述的选择信号由控制信号输入端口输入。2.根据权利要求1所述的应用于AES与Camellia密码算法的可重构S盒电路结构，其特征在于，所述合成矩阵乘法单元1实现合成矩阵乘法运算Φ×；所述合成矩阵Φ由AES加密S盒中的常数矩阵DA、AES解密S盒中的常数矩阵Q'A、CamelliaS盒中的常数矩阵QCf组合而成；合成矩阵乘法单元1的输出端PA、输出端PV、输出端PC一一对应输出常数矩阵乘法DA×的运算结果、常数矩阵乘法Q'A×的运算结果和常数矩阵...
【专利技术属性】
技术研发人员：郑辛星，张肖强，邢博昱，王倩，
申请(专利权)人：芜湖职业技术学院，
类型：发明
国别省市：安徽,34
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