数字电子装置设计调整方法以及服务器制造方法及图纸

数字电子装置设计调整方法以及服务器。该方法对一数字电子装置设计分析数据保持时间特征集，获取保持时间违例的多条路径。该方法更遍历保持时间违例的所述保持时间违例的多条路径，以对所述保持时间违例的多条路径各自收集多类型的变量数据。根据所收集的所述保持时间违例的多条路径的多类型的变量数据，评估出保持时间违例的关键变量，并针对上述关键变量调整该数字电子装置设计，优化数据保持时间。

Digital electronic device design, adjustment method, and server

Digital electronic device design, adjustment method, and server. In this method, a digital electronic device is designed to analyze data retention time feature sets and obtain multiple paths for keeping time violations. The method traverses more than one path to maintain the time violation of the hold time violation, collecting multiple types of variable data each of the plurality of paths against the hold time violation. According to the type of variable data collected by the multi path time violations, assessment of key variables keep time violations, and in view of the key variables to adjust the digital electronic device design, optimization of data retention time.

【技术实现步骤摘要】
数字电子装置设计调整方法以及服务器
数字电子装置的信号同步技术。
技术介绍
电子工程中，信号同步是一项重要议题。数字电子装置是根据时钟信号的有效翻转存取数据信号，如数据信号在每次时钟信号翻转前后保持稳定不变的时间符合设计要求，能在每个节点顺利读取数据，是为信号同步，如果时钟信号有效翻转之后，数据信号保持稳定不变的时间不够，无法准确存取数据，称作保持时间违例；如时钟信号有效翻转之前，数据信号保持稳定不变的时间不够，也无法准确存取数据，称作建立时间违例。因此后期调整数字电子装置设计，保证数据信号能够被正确存取，是电子工程的一项重要课题。
技术实现思路
本申请为保持时间违例提出数字电子装置设计调整方法以及实现该方法的服务器。在一种实施方式中，数字电子装置设计调整方法包括：对一数字电子装置设计分析数据保持时间特征集，以获取保持时间违例的多条路径；遍历保持时间违例的所述保持时间违例的多条路径，以对所述保持时间违例的多条路径各自收集多类型的变量数据；根据所收集的所述保持时间违例的多条路径的多类型的变量数据，评估出保持时间违例的关键变量；以及针对上述关键变量，调整该数字电子装置的设计，优化数据保持时间。一种实施方式根据所述保持时间违例的多条路径的多类型的变量数据建立评估标准。所述多类型变量中不满足上述评估标准者视为保持时间违例的关键变量。一种实施方式更为所述保持时间违例的多条路径各自估算所述多类型变量相对违例量的比例。所述保持时间违例的多条路径间最频繁显示为最高比例的变量将被视为上述关键变量。一种实施方式是根据所述保持时间违例的多条路径上违例量分布情况设定违例量重点分布区间，上述关键变量的评估是根据该违例量重点分布区间进行。一种实施方式中，所述多类型变量包括反映路径两端的时钟信号不同步。在上述时钟信号不同步被评估为上述关键变量时，对应手段可调整时钟树和/或时钟树周边电路，以优化数据保持时间。一种实施方式中，所述多类型变量包括反映数据传递延时。在上述数据传递延时被评估为上述关键变量时，对应手段可调整路径和/或路径周边电路，以优化数据保持时间。一种实施方式中，所述多类型变量包括裕度。在该裕度被评估为上述关键变量时，对应手段可压缩该裕度，以优化数据保持时间。一种实施方式中，所述多类型变量包括接收端限制。在该接收端限制被评估为上述关键变量时，对应手段可变换接收端设计，以优化数据保持时间。一种实施方式中，所述保持时间违例的多条路径位于第一阶功能方块以及多个第二阶功能方块之间。一种实施方式中，所述保持时间违例的多条路径相关的功能方块在同时域。根据本申请一种实施方式实现的服务器则是以其中处理器将一数字电子装置设计加载该服务器的存储器中，再执行程序实现前述方法。下文特举实施例，并配合所附图示，详细说明本
技术实现思路
。附图说明图1图解数字电子装置100；图2图解接收端如何根据接收到的时钟信号CLK存取数据信号DATA；图3根据本申请一种实施方式提供产品设计流程，包括保持时间优化；图4图解收集表格400说明了解步骤S308所收集的内容；图5为流程图，根据本申请一种实施方式细部说明步骤S310，关于关键变量的评估；以及图6图解根据本申请一种实施方式实现的服务器600，包括处理器602以及存储器604。具体实施方式以下叙述列举本专利技术的多种实施例。以下叙述介绍本专利技术的基本概念，且并非意图限制本
技术实现思路
。实际专利技术范围应依照权利要求书界定。图1图解数字电子装置100，其中有时钟信号发生器102、第一阶功能方块104、多个第二阶功能方块106-1…106-n以及组合电路。第一阶功能方块104根据时钟信号CLKA发送的信号经组合电路108提供的路径传递至第二阶功能方块106-1…106-n，由第二阶功能方块106-1…106-n分别根据时钟信号CLKB1…CLKBn接收。功能方块实际接收的时钟信号CLKA以及时钟信号CLKB1…CLKBn源自时钟信号发生器102，其间可能存在不同步。此外，数据信号DATA传递延时也会导致功能方块无法以所接收到的时钟信号正常运作。特别是，功能方块并不限于图1所示的两阶，且时钟信号也不限于单一时钟信号。如此一来，信号不同步问题更为复杂难解。图2图解接收端根据接收到的时钟信号CLK存取数据信号DATA，以时钟信号的上升沿为有效翻转，时钟信号CLK有效翻转前，数据信号DATA的建立时间T_E需够久。时钟信号CLK有效翻转后，数据信号DATA的保持时间T_H需够久，如此一来，接收端才能根据时钟信号CLK正确存取数据信号DATA，因此前述时钟信号不同步以及数据信号传递延时对数据信号DATA能否正确存取影响重大。图3图解数字电子装置设计及调整流程，所述调整流程包括保持时间优化。步骤S302建立数字电子装置内的各功能方块。步骤304布置该各功能方块。如此一来，该数字电子装置的设计成形，交由步骤S306分析数据保持时间，以获取保持时间违例的多条路径。步骤S308遍历保持时间违例的所述保持时间违例的多条路径，以对所述保持时间违例的多条路径各自收集多类型的变量数据。根据所收集的所述保持时间违例的多条路径的多类型的变量数据，步骤S310评估出保持时间违例的关键变量。步骤312针对上述关键变量调整该数字电子装置的设计，优化数据保持时间。步骤S314将根据调整后的设计制作该数字电子装置。根据图3流程所找出的关键变量是基于多路径进行的面向多类型变量的考虑，相应而生的调整方案较传统更周密可靠。图4是用表格400说明步骤S308所收集的内容。表格400收集到N条保持时间违例的路径信息，及其违例量，即相对于保存时间T_H极限值的差距，以纳秒ns为单位，在一实施例中，所收集的路径信息可以直接获取或计算得到反映路径两端的时钟信号不同步和数据传递延时信息，在另一实施例中，步骤S308所收集的路径信息还包括路径所路过的模块信息，比如说在某个功能模块内部或在两个功能模块之间，以起到准确定位作用。时钟信号不同步以时钟信号差，如表格400第三栏显示，反映时钟信号到达路径两端的时间差。时钟信号差由三个部分组成─表格400第四栏所示的原生时钟偏移(Originalclockskew)，表格400第五栏所示的片上工艺影响(clockskewcausedbyonchipvariation)，表格400第六栏所示的时钟信号完整性影响(clockskewcausedbysignalintegrity)。片上工艺影响反映芯片制作产生的差异如何影响时钟树传递时钟信号至路径两端的时序。原生时钟偏移则是排除上述片上工艺影响以及上述时钟信号完整性影响后余下的时钟信号差状况。在该片上工艺影响被评估为上述关键变量时，步骤S312可改变时钟树设计，以优化数据保持时间。该时钟信号完整性影响被评估为上述关键变量时，步骤S312可排除时钟树周边电路串扰源，修改布线方案，以优化数据保持时间。该原生时钟偏移被评估为上述关键变量时，步骤S312可检查上述原生时钟偏移成因并克服，在一实施例中，在该原生时钟偏移被评估为上述关键变量时，步骤S312是检查上述原生时钟偏移成因并插入缓冲单元，以优化数据保持时间。数据传递延时则是由表格400第七栏所示的原生数据延时(Originaldatadelay)，和表本文档来自技高网...

【技术保护点】
一种数字电子装置设计调整方法，包括：对数字电子装置设计分析数据保持时间特征集，获取保持时间违例的多条路径；遍历所述保持时间违例的多条路径，以对所述保持时间违例的多条路径各自收集多类型的变量数据；根据所收集的所述保持时间违例的多条路径的多类型的变量数据，评估出保持时间违例的关键变量；以及针对所述关键变量，调整该数字电子装置的设计，优化数据保持时间。

【技术特征摘要】
1.一种数字电子装置设计调整方法，包括：对数字电子装置设计分析数据保持时间特征集，获取保持时间违例的多条路径；遍历所述保持时间违例的多条路径，以对所述保持时间违例的多条路径各自收集多类型的变量数据；根据所收集的所述保持时间违例的多条路径的多类型的变量数据，评估出保持时间违例的关键变量；以及针对所述关键变量，调整该数字电子装置的设计，优化数据保持时间。2.如权利要求1所述的数字电子装置设计调整方法，还包括：比较所收集的所述保持时间违例的多条路径多类型的变量数据，据以建立评估标准；以及将所述多类型的变量中不满足上述评估标准者，视为保持时间违例的关键变量。3.如权利要求2所述的数字电子装置设计调整方法，还包括：为所述保持时间违例的多条路径各自估算所述多类型的变量相对违例量的比例；以及将所述保持时间违例的多条路径间最频繁显示为最高比例的变量视为上述关键变量。4.如权利要求1所述的数字电子装置设计调整方法，还包括：基于所述路径的违例量分布，设定违例量重点分布区间，其中，上述关键变量的评估专注于所述保持时间违例的多条路径中符合该违例量重点分布区间者。5.如权利要求1所述的数字电子装置设计调整方法，还包括：令所述多类型的变量包括反映路径两端的时钟信号不同步；且在上述时钟信号不同步被评估为上述关键变量时，调整时钟树和/或时钟树周边电路，以优化数据保持时间。6.如权利要求1所述的数字电子装置设计调整方法，还包括：令所述多类型的变量包括反映数据传递延时；且在上述数据传递延时被评估为上述关键变量时，调整路径和/或路径周边电路，以优化数据保持时间。7.如权利要求1所述的数字电子装置设计调整方法，还包括：令所述多类型的变量包括工艺预留裕度；且在该工艺预留裕度被评估为上述关键变量时，压缩该工艺预留裕度，以优化数据保持时间。8.如权利要求1所述的数字电子装置设计调整方法，还包括：令所述多类型的变量包括接收端限制；且在该接收端限制被评估为上述关键变量时，变换接收端设计，以优化数据保持时间。9.如权利要求1所述的数字电子装置设计调整方法，其中：所述保持时间违例的多条路径位于第一阶功能方块以及多个第二阶功能方块之间。10.如权利要求1所述的数字电子装置设计调整方法，其中：所述保持时间违例的多条路径相关的功能方块在同时域。11.一种数字电子装置设计调整方法，用于电路，包括：遍历该电路中保持时间违例的多条路径，以对所述保持时间违例的多条路径各自收集多类型变量的数据根据所收集的所述保持时间违例的多条路径的多类型变量的数据生成列表或曲线；利用所述列表或曲线，评估出保持时间违例的关键变量；以及针对所述关键变量，决定调整该数字电子装置的设计，优化数据保持时间。12.如权利要求11所述的数字电子装置设计调整方法，其中所述列表或曲线包括：反映路径两端的时钟信号不同步；反映数据传递延时；工艺预留裕度；以及接收端限制。13.如权利要求11所述的数字电子装置设计调整方法其中该方法，还包括：为所收集的上述多条路径所述保持时间违例的多条路径的多类型的变量数据各自设立阈值；各自与所述保持时间违例的多条路径在所述列表或曲线数据进行比较；以及超出所述阈值者视为上述关键变量。14.如权利要求12所述的数字电子装置设计调整方法，还包括：当上述时钟信号不同步被评估为上述关键变量时，调整时钟树或时钟树周边电路，以优化数据保持时间。15.如权利要求12所述的数字电子装置设计调整方法，还包括：当上述数据传递延时被评估为上述关键变量时，调整路径或路径周边电路，以优化数据保持时间。16.如权利要求12所述的数字电子装置设计调整方法，还包括：当上述工艺预留裕度被评估为上述关键变量时，压缩该工艺预留裕度，以优化数据保持时间。17.如权利要求12所述的数字电子装置设计调整方法，还包括：当上述接收端限制被评估为上述关键变量时，变换接收端设计，以优化数据保持时间。18.如权利要求11所述的数字电子装置设计调整方法，其中：上述多条路径所述保持时间违例关键变量多条路径穿过多阶多个功能方块。19.如权利要求1所述的数字电子装置设计调整方法，其中：上...

【专利技术属性】
技术研发人员：林哲民，李冰，辛玲，杨帅，
申请(专利权)人：上海兆芯集成电路有限公司，
类型：发明
国别省市：上海,31