一种高速DAC电路及其校准方法技术

本发明专利技术公开了一种高速DAC电路及其校准方法，该校准方法包括：闭合校准通路开关，进入校准模式，并向各信号通路输入相同的数字信号；通过校准单元检测电流源开关阵列的输入信号，以任一路输入信号为基准信号，以其他信号通路的输入信号为待校准信号，通过比较和判决，根据不同步的数字信号生成校准信号，发送到对应的可调延时驱动单元；根据校准信号对不同步的数字信号进行延时调整；校准完成后，断开校准通路开关，进入工作模式，通过可调延时驱动单元驱动电流源开关阵列进行数模转换。本发明专利技术解决了高速DAC芯片的多路信号时差问题，大大减小了高速DAC电路的输出毛刺，改善了高速DAC电路的动态特性，优化了高速DAC芯片性能。

High speed DAC circuit and calibration method thereof

The invention discloses a high-speed DAC circuit and the method of calibration, including the calibration method: closed calibration path switch, enter the calibration mode, and input the digital signal to the same signal pathway; through the input signal detection unit calibration current source switch array, to any one input signal as a reference signal to the input signal and other signals access to the calibrating signal, through comparison and judgment, according to the generated calibration signal digital signal synchronization, sent to the adjustable delay corresponding to the driving unit; according to the calibration signal delay adjustment of digital signal is not synchronized; after calibration, disconnect the calibration access switch, enter the working mode, the adjustable delay drive unit drive current source switch array dac. The invention solves the problem of multiple signal time difference in high-speed DAC chip, greatly reduces the output glitch of the high-speed DAC circuit, improves the dynamic characteristics of the high-speed DAC circuit, and optimizes the performance of the high-speed DAC chip.

【技术实现步骤摘要】
一种高速DAC电路及其校准方法
本专利技术涉及高速DAC(DigitaltoAnalogConverter,数字模拟转换器)电路设计
，具体涉及一种高速DAC电路及其校准方法。
技术介绍
随着通信技术的快速发展，通信网络对芯片性能的要求也越来越高，高速DAC芯片的性能已经成为限制未来通信技术发展的瓶颈之一，如何提升高速DAC芯片的性能是研究领域的难点。信号时差是影响高速DAC芯片性能的主要原因之一，在高速DAC芯片的DAC电路中，数字信号通过电流源开关阵列转化为模拟信号，数字信号时差会导致输出产生毛刺，影响高速DAC芯片的输出频谱特性。消除信号时差的常用方法是从电路和版图两方面来优化信号时差问题：1、电路方面，在电流源开关阵列前通过D触发器(DFF0，DFF1，…DFFn)采样对齐；2、版图方面，从版图布线上使多路信号各自到输出端走线等长。在高速DAC芯片中，尤其是分段式电流舵DAC芯片，达到PS级的信号时差对芯片性能影响比较大，采用D触发器及版图优化的方法具有一定的局限性，具体表现为：高低位开关驱动及版图的差别会引起信号时差，高位权重大，驱动的开关负载大，导致高位信号比低位信号的延迟大，出现多路信号时差。有鉴于此，急需解决高速DAC芯片的多路信号时差问题。
技术实现思路
本专利技术所要解决的技术问题是解决高速DAC芯片的多路信号时差问题。为了解决上述技术问题，本专利技术所采用的技术方案是提供一种高速DAC电路，包括电流源开关阵列、多个D触发器、多个校准通路开关、校准单元和多个可调延时驱动单元，各个所述可调延时驱动单元分别串接在所述电流源开关阵列和各个所述D触发器之间，所述校准单元通过各个所述校准通路开关分别与所述电流源开关阵列和各个所述可调延时驱动单元并联；所述D触发器，对输入的数字信号进行同步控制；所述校准单元，在校准模式下，对所述电流源开关阵列的输入信号进行检测，根据不同步的数字信号生成校准信号，并发送到对应的所述可调延时驱动单元；所述校准通路开关，闭合时，开启信号通路与所述校准单元的连接，进入校准模式；断开时，切断所述信号通路与所述校准单元的连接，进入正常工作模式；所述可调延时驱动单元，在校准模式下，根据所述校准单元发送的校准信号对不同步的数字信号进行延时调整；在正常工作模式下，驱动所述电流源开关阵列进行数模转换；所述电流源开关阵列，在工作模式下，根据所述可调延时驱动单元的驱动信号，将数字信号转换为模拟信号。在上述技术方案中，所述校准信号中携带有数字信号不同步的所述信号通路中可调延时驱动单元的偏置电压。在上述技术方案中，所述可调延时驱动单元包括射极跟随器，所述可调延时驱动单元通过调整所述射极跟随器的偏置电压，实现对不同步的数字信号的延时调整。在上述技术方案中，所述校准单元包括多个电平检测模块、比较器及判决模块；所述电平检测模块，以所述电流源开关阵列的任一路输入信号作为基准信号，以其他信号通路的输入信号作为待校准信号，分别检测基准信号的电平和待校准信号的电平；所述比较器，将所述电平检测模块检测出的所述基准信号的电平与待校准的所述数字信号的电平进行比较，并输出比较结果到所述判决模块；所述判决模块，通过比较结果判断所述基准信号与所述待校准的数字信号是否同步，根据不同步的待校准的所述数字信号生成相应的校准信号，并发送到对应的所述可调延时驱动单元。在上述技术方案中，所述可调延时驱动单元通过在驱动放大器的基础上进行修改而成。本专利技术还提供了一种高速DAC电路的校准方法，包括以下步骤：闭合校准通路开关，开启信号通路与校准单元的连接，进入校准模式，并向各信号通路输入相同的数字信号；通过校准单元检测电流源开关阵列的输入信号，以任一路输入信号为基准信号，以其他信号通路的输入信号作为待校准信号，通过比较和判决，根据不同步的数字信号生成校准信号，并发送到对应的可调延时驱动单元；根据可调延时驱动单元接收到的校准信号，对不同步的数字信号进行延时调整；校准完成后，保持可调延时驱动单元的校准信号不变，通过断开校准通路开关，切断信号通路与校准单元的连接，进入工作模式，通过可调延时驱动单元驱动电流源开关阵列进行数模转换。本专利技术在高速DAC电路中设置校准单元、多个可调延时驱动单元和多个校准通路开关，通过闭合校准通路开关，开启信号通路与校准单元的连接，进入校准模式，通过校准单元对电流源开关阵列的输入信号进行检测，将生成的校准信号发送到对应的可调延时驱动单元，由可调延时驱动单元对不同步的数字信号进行延时调整，实现高速信号同步。校准完成后，切断校准通路开关，进入工作模式。从而解决了高速DAC芯片的多路信号时差问题，大大减小了高速DAC电路的输出毛刺，改善了高速DAC电路的动态特性，优化了高速DAC芯片性能。附图说明图1为本专利技术提供的一种高速DAC电路的结构示意图；图2为本专利技术提供的校准单元的结构示意图；图3为本专利技术提供的可调延时驱动单元的结构示意图；图4为本专利技术提供的一种高速DAC电路的校准方法流程图。具体实施方式本专利技术在高速DAC电路中设置校准单元和多个可调延时驱动单元，通过校准单元对电流源开关阵列的输入信号进行检测，将数字信号不同步的信号通路中可调延时驱动单元的偏置电压发送到对应的可调延时驱动单元，由可调延时驱动单元对偏置电压进行调整，实现对不同步的数字信号进行延时调整，实现了多通路高速信号同步，从而解决了高速DAC芯片的多路信号时差问题。下面结合说明书附图和具体实施方式对本专利技术做出详细的说明。本专利技术实施提供了一种高速DAC电路，如图1所示，包括多个D触发器10、多个可调延时驱动单元20、校准单元30、电流源开关阵列40和多个校准通路开关50,各个可调延时驱动单元20分别串接在电流源开关阵列40和各个D触发器10之间，校准单元30通过各个校准通路开关50分别与电流源开关阵列40和各个可调延时驱动单元20并联。D触发器10，即DFF触发器(DFF0，DFF1，…DFFn)，对输入的数字信号进行同步控制。可调延时驱动单元20，在校准模式下，根据校准单元30发送的校准信号对不同步的数字信号进行延时调整，直至各信号通路之间无延时；在正常工作模式下，驱动电流源开关阵列40实现数模转换。校准单元30，在校准模式下，对电流源开关阵列40的输入信号进行检测，根据不同步的数字信号生成校准信号，并发送到对应的可调延时驱动单元20，校准信号中携带有数字信号不同步的信号通路中可调延时驱动单元20的偏置电压(Ctrl0，Ctrl1，…Ctrln)。电流源开关阵列40，在工作模式下，根据可调延时驱动单元20的驱动信号，将数字信号转换为模拟信号。校准单元开关50，即开关(S0，S1，…Sn)，通过闭合校准单元开关50，开启校准单元30与可调延时驱动单元20和电流源开关阵列40的连接，进入校准模式；校准完成后，保持可调延时驱动单元20的校准信号不变，通过断开校准单元开关50，切断校准单元30与可调延时驱动单元20和电流源开关阵列40的连接，进入正常工作模式。可调延时驱动单元20包括射极跟随器201，可调延时驱动单元20通过调整射极跟随器201的偏置电压，实现对存在延时的数字信号的延时调整。校准单元30包括多个电平检测模块301、多个比较器302和多个判决模块30本文档来自技高网...

【技术保护点】
一种高速DAC电路，包括电流源开关阵列和多个D触发器，其特征在于，还包括校准单元、多个可调延时驱动单元和多个校准通路开关,各个所述可调延时驱动单元分别串接在所述电流源开关阵列和各个所述D触发器之间，所述校准单元通过各个所述校准通路开关分别与所述电流源开关阵列和各个所述可调延时驱动单元并联；所述D触发器，对输入的数字信号进行同步控制；所述校准单元，在校准模式下，对所述电流源开关阵列的输入信号进行检测，根据不同步的数字信号生成校准信号，并发送到对应的所述可调延时驱动单元；所述校准通路开关，闭合时，开启信号通路与所述校准单元的连接，进入校准模式；断开时，切断所述信号通路与所述校准单元的连接，进入正常工作模式；所述可调延时驱动单元，在校准模式下，根据所述校准单元发送的校准信号对不同步的数字信号进行延时调整；在正常工作模式下，驱动所述电流源开关阵列进行数模转换；所述电流源开关阵列，在工作模式下，根据所述可调延时驱动单元的驱动信号，将数字信号转换为模拟信号。

【技术特征摘要】
1.一种高速DAC电路，包括电流源开关阵列和多个D触发器，其特征在于，还包括校准单元、多个可调延时驱动单元和多个校准通路开关,各个所述可调延时驱动单元分别串接在所述电流源开关阵列和各个所述D触发器之间，所述校准单元通过各个所述校准通路开关分别与所述电流源开关阵列和各个所述可调延时驱动单元并联；所述D触发器，对输入的数字信号进行同步控制；所述校准单元，在校准模式下，对所述电流源开关阵列的输入信号进行检测，根据不同步的数字信号生成校准信号，并发送到对应的所述可调延时驱动单元；所述校准通路开关，闭合时，开启信号通路与所述校准单元的连接，进入校准模式；断开时，切断所述信号通路与所述校准单元的连接，进入正常工作模式；所述可调延时驱动单元，在校准模式下，根据所述校准单元发送的校准信号对不同步的数字信号进行延时调整；在正常工作模式下，驱动所述电流源开关阵列进行数模转换；所述电流源开关阵列，在工作模式下，根据所述可调延时驱动单元的驱动信号，将数字信号转换为模拟信号。2.如权利要求1所述的高速DAC电路，其特征在于，所述校准信号中携带有数字信号不同步的所述信号通路中可调延时驱动单元的偏置电压。3.如权利要求2所述的高速DAC电路，其特征在于，所述可调延时驱动单元包括射极跟随器，所述可调延时驱动单元通过调整所述射极跟随器的偏置电压，实现对不同步的数字信号的延时调整。4.如权利要求1所述的高速DAC...

【专利技术属性】
技术研发人员：李维忠，薛道均，杨奇，
申请(专利权)人：武汉邮电科学研究院，
类型：发明
国别省市：湖北,42