测试MOSFET匹配性的IC布局及测试方法技术

本发明专利技术公开了一种测试MOSFET匹配性的集成电路布局及测试方法，主要内容包括：位于半导体基底上相邻的第一焊垫组、第一MOSFET组、第一导线以及与所述第一焊垫组、第一MOSFET组、第一导线镜像对称的第二焊垫组和第二MOSFET组、第二导线。在本发明专利技术实施例的方案中，由于上述镜像对称关系，保证了第一MOSFET组中的第一MOSFET的栅极、漏极、源极衬底到相应焊垫的导线的长度，与第二MOSFET组中的第二MOSFET中栅极、漏极、源极衬底到相应焊垫的导线的长度相同，导线的长度相同意味着电阻相同，因此，利用此种集成电路布局来测试MOSFET匹配性时，测试结果的准确性较高。

IC layout and test method for testing MOSFET matching

The invention discloses an integrated circuit layout and test method for testing MOSFET, the main content includes: a semiconductor substrate located adjacent to the first pad group, MOSFET group, and the first conductor and the first pad groups, the first group MOSFET, the first wire mirror symmetrical second pad group and second MOSFET group, second wire. In an embodiment of the present invention scheme, due to the mirror symmetry relations, to ensure the gate, the first MOSFET in the MOSFET group the first drain electrode and a source electrode substrate to the wire corresponding pad length, and second MOSFET in group second MOSFET gate, a drain electrode and a source electrode substrate to the corresponding welding wire the pad of the same length, the length of the wire resistance means the same same, therefore, the integrated circuit layout to test the MOSFET matching, the test results of high accuracy.

【技术实现步骤摘要】
测试MOSFET匹配性的IC布局及测试方法
本专利技术涉及半导体制造
，尤其涉及一种测试MOSFET匹配性的IC布局、IC布局方法及测试方法。
技术介绍
集成电路（IntegratedCircuit，IC）工艺过程中，由于工艺的不确定性和随机误差等原因，一些理论上完全一样的金属氧化物场效应管(MetalOxideSemiconductorFieldEffectTransistor，MOSFET)在实践上是有偏差的，这种偏差称为器件的不匹配性(mismatch）。这种不匹配性主要体现在器件电性参数的变化上，如MOSFET的阀值电压(Vt)，关断电流I(Ioff)、饱和电流（Ids）、温度系数等等的变化。而这些器件的不匹配性成为电路设计中必须考虑的因素，否则会导致成品率很低，因此半导体厂商需要测试对各MOSET进行测试，获得大量的测试数据，进而根据所述测试数据得到MOSFET的电性参数的分布。为了提高测试效率，通常将待测的MOSFET和用于辅助测试的焊垫（PAD）布局成如图1所示结构，其中，11表示焊垫，12表示MOSFET，每一MOSFET的漏极连接一个与之对应的焊垫（图1中将用于连接MOSFET的漏极的焊垫上标识漏极（Drain）），所有MOSFET的源极（Source）连接在同一焊垫上（图1中并未示出连接关系，但将用于连接MOSFET的源极的焊垫上标识Source），所有MOSFET的栅极（Gate）连接在同一焊垫（图1中并未示出连接关系，但将用于连接MOSFET的栅极的焊垫上标识Gate），所有MOSFET的衬底（Substrate）连接在同一焊垫上（图1中并未示出连接关系，但将用于连接MOSFET的衬底的焊垫上标识Substrate）。在所述图1所示的布局中，各待测的MOSFET排成一行，用于辅助测试MOSFET的电性参数的焊垫排成一行，在对图1所示的每个MOSFET测试时，将用于测试MOSFET的电性参数的探针卡中的探针分别扎在连接该MOSFET的栅极的焊垫上、连接该MOSFET的源极的焊垫上、连接该MOSFET的漏极的焊垫上，然后通过探针及焊垫向该MOSFET的栅极、源极、衬底施加电压，此时该MOSFTE的漏极输出的电流通过与扎在与其漏极相连的焊垫上的探针流向测试机，所述测试机是用于测量MOFET的电流值或开启电压值的仪器，所述探针卡用于连接测试机和MOSFTE，测试完第2N个MOSFET及与该第2N个MOSFET相邻的第2N+1个MOSFET之后，即可根据将两者的测量结果确定两者的匹配性。然而，上述布局中，尽管第2N个MOSFET和第2N+1个MOSFET是相邻的，但连接它们的源极与用于连接源极的焊垫的导线的长度可能不相同、连接它们的栅极到用于连接栅极的焊垫的导线的长度可能不相同、连接它们的衬底到用于连接衬底的焊垫的导线的长度可能不相同，以及连接它们的漏极到用于连接各自漏极的焊垫的导线的长度可能不相同，这种导线的长度的不同意味着导线的电阻的不同，此种电阻的不同会导致测试出的电性参数出现误差，因此，利用现有技术中的测试MOSFET匹配性的布局来测试MOSFET匹配性存在测试结果的准确性不高的问题。
技术实现思路
本专利技术实施例提供了一种测试MOSFET匹配性的集成电路布局、集成电路布局方法及测试方法，以解决现有技术中测试MOSFET匹配性存在测试结果的准确性不高的问题。一种测试金属氧化物场效应管MOSFET匹配性的集成电路布局，包括：位于同一半导体基板上的至少一个测试单元；所述测试单元包括：位于半导体基底上相邻的第一焊垫组和第一MOSFET组；以及位于所述半导体基底上与所述第一焊垫组和第一MOSFET组镜像对称的第二焊垫组和第二MOSFET组；其中，所述第一MOSFET组和第二MOSFET组相邻，所述第一焊垫组包括3+N个横向排列的焊垫，所述第二MOSFET组包括N个横向排列的MOSFET，所述N为大于1的正整数；以及位于半导体基板上的第一导线和第二导线，所述第一导线分别将第一焊垫组中的3个焊垫分别与第一MOSFET组中的N个MOSFET的衬底、栅极、源极连接，并分别将第一焊垫组中的剩余N个焊垫分别与第一MOSFET组中的N个MOSFET的漏极相连；所述第二导线分别将第二焊垫组中的3个焊垫分别与第二MOSFET组中的N个MOSFET的衬底、栅极、源极连接，并分别将第二焊垫组中的剩余N个焊垫分别与第二MOSFET组中的N个MOSFET的漏极相连，且所述第二导线和所述第一导线镜像对称。一种测试金属氧化物场效应管MOSFET匹配性的集成电路布局方法，所述集成电路布局方法包括：提供半导体基底，在其上设置多个测试单元，其中，每个测试单元中包括相邻的第一焊垫组和第一MOSFET组；以及与所述第一焊垫组和第一MOSFET组镜像对称的第二焊垫组和第二MOSFET组；其中，所述第一MOSFET组和第二MOSFET组相邻，所述第一焊垫组包括3+N个横向排列的焊垫，所述第二MOSFET组包括N个横向排列的MOSFET；所述N为大于1的整整数；针对每个测试单元，通过第一导线分别将第一焊垫组中的3个焊垫分别与第一MOSFET组中的N个MOSFET的衬底、栅极、源极连接，以及分别将第一焊垫组中的剩余N个焊垫分别与第一MOSFET组中的N个MOSFET的漏极相连；通过第二导线分别将第二焊垫组中的3个焊垫分别与第二MOSFET组中的N个MOSFET的衬底、栅极、源极连接，以及分别将第二焊垫组中的剩余N个焊垫分别与第二MOSFET组中的N个MOSFET的漏极相连；所述第一导线和所述第二导线镜像对称。一种利用上述集成电路布局对MOSFET的匹配性进行测试的方法，所述方法包括：将探针卡中的3个探针分别与连接第一MOSFET组中的MOSFET的栅极、源极、衬底的焊垫接触；通过探针对该第一MOSFET组中的MOSFET的栅极、源极、衬底施加电压；将探针卡中的另一个探针与连接第一MOSFET的漏极的焊垫接触；通过与探针卡相连的测试机获得该第一MOSFET在所述电压下的漏极电流及开启电压，所述测试机用于测量与之相连的探针卡中的探针输出的电流的大小；将探针卡中的3个探针分别与连接第二MOSFET组中的MOSFET的栅极、源极、衬底的焊垫接触；通过探针对该第二MOSFET组中的MOSFET的栅极、源极、衬底施加所述电压；将探针卡中的另一个探针与连接第二MOSFET的漏极的焊垫接触；通过与探针卡相连的测试机读取该第二MOSFET在所述电压下的漏极电流及开启电压，所述第一MOSFET和第二MOSFET镜像对称；当所述第一MOSFET在所述电压下的漏极电流与所述第二MOSFET在所述电压下的漏极电流或开启电压不一致时，确定第一MOSFET和第二MOSFET不匹配。在本专利技术实施例的方案中，由于在所述第一焊垫组、第一MOSFET组、第一导线分别与第二焊垫组、第二MOSFET组、第二导线镜像对称，保证了第一MOSFET组中的第一MOSFET的栅极、漏极、源极衬底到相应焊垫的导线的长度，与与该第一MOSFET镜像的第二MOSFET组中的第二MOSFET中栅极、漏极、源极衬底到相应焊垫的导线的长度相同，导线的长度相同意味着电阻相同本文档来自技高网...

【技术保护点】
一种测试金属氧化物场效应管MOSFET匹配性的集成电路布局，其特征在于，包括：位于同一半导体基板上的至少一个测试单元；所述测试单元包括：位于半导体基板上相邻的第一焊垫组和第一MOSFET组；以及位于所述半导体基板上与所述第一焊垫组和第一MOSFET组镜像对称的第二焊垫组和第二MOSFET组；其中，所述第一MOSFET组和第二MOSFET组相邻，所述第一焊垫组包括3+N个横向排列的焊垫，所述第一MOSFET组包括N个横向排列的MOSFET，所述N为大于1的正整数；以及位于半导体基板上的材质的第一导线和第二导线，所述第一导线分别将第一焊垫组中的3个焊垫分别与第一MOSFET组中的N个MOSFET的衬底、栅极、源极连接，并分别将第一焊垫组中的剩余N个焊垫分别与第一MOSFET组中的N个MOSFET的漏极相连；所述第二导线分别将第二焊垫组中的3个焊垫分别与第二MOSFET组中的N个MOSFET的衬底、栅极、源极连接，并分别将第二焊垫组中的剩余N个焊垫分别与第二MOSFET组中的N个MOSFET的漏极相连，且所述第二导线和所述第一导线镜像对称。

【技术特征摘要】
1.一种测试金属氧化物场效应管MOSFET匹配性的集成电路布局，其特征在于，包括：位于同一半导体基板上的至少一个测试单元；所述测试单元包括：位于半导体基板上相邻的第一焊垫组和第一MOSFET组；以及位于所述半导体基板上与所述第一焊垫组和第一MOSFET组镜像对称的第二焊垫组和第二MOSFET组；其中，所述第一MOSFET组和第二MOSFET组相邻，所述第一焊垫组包括3+N个横向排列的焊垫，所述第一MOSFET组包括N个横向排列的MOSFET，所述N为大于1的正整数；以及位于半导体基板上的材质的第一导线和第二导线，所述第一导线分别将第一焊垫组中的3个焊垫分别与第一MOSFET组中的N个MOSFET的衬底、栅极、源极连接，并分别将第一焊垫组中的剩余N个焊垫分别与第一MOSFET组中的N个MOSFET的漏极相连；所述第二导线分别将第二焊垫组中的3个焊垫分别与第二MOSFET组中的N个MOSFET的衬底、栅极、源极连接，并分别将第二焊垫组中的剩余N个焊垫分别与第二MOSFET组中的N个MOSFET的漏极相连，且所述第二导线和所述第一导线镜像对称。2.如权利要求1所述的集成电路布局，其特征在于，所述第一焊垫组中的焊垫等间距排列，所述第一MOSFET组中的MOSFET等间距排列，且所述第一MOSFET组所在的线段的垂直平分线与第一焊垫组的所在的线段的垂直平分线重合。3.如权利要求2所述的集成电路布局，其特征在于，所述N为大于1的偶数，且第一焊垫组中的第N/2+1个焊垫、第N/2+2个焊垫、第N/2+3个焊垫中的一个与该第一MOSEFT组中的所有MOSEFT的栅极相连；该第N/2+1个焊垫、第N/2+2个焊垫、第N/2+3个焊垫中没有与栅极相连的焊垫中的一个与该第一MOSEFT组中的所有MOSEFT的源极相连；该第N/2+1个焊垫、第N/2+2个焊垫、第N/2+3个焊垫中没有与栅极或源极相连的焊垫与该第一MOSEFT组中的所有MOSEFT的衬底相连；第一MOSEFT组中的第n个MOSEFT的栅极、源极、衬底、漏极与相应焊垫之间的导线的布局与该第一MOSEFT组中的第N-n+1个MOSEFT的栅极、源极、衬底、漏极与相应焊垫之间的导线的布局相同，所述n为大于等于1小于等于N的正整数。4.如权利要求2或3所述的集成电路布局，其特征在于，所述集成电路布局还包括位于半导体基板上的第三导线；所述第三导线将第一MOSFET的源极、栅极、衬底分别和第二MOSFET的源极、栅极、衬底相连，所述第一MOSFET是第一MOSFET组中的MOSFET，所述第二MOSFET是第二MOSFET组中的MOSFET，且第一MOSFET和第二MOSFET镜像对称。5.一种测试金属氧化物场效应管MOSFET匹配性的集成电路布局方法，其特征在于，所述集成电路布局方法包括：提供半导体基板，在其上设置多个测试单元，其中，每个测试单元中包括相邻的第一焊垫组和第一MOSFET组；以及与所述第一焊垫组和第一MOSFET组镜像对称的第二焊垫组和第二MOSFET组；其中，所述第一MOSFET组和第二MOSFET组相邻，所述第一焊垫组包括3+N个横向排列的焊垫，所述第二MOSFET组包括N个横向排列的MOSFET；所述N为大于1的整整数；针对每个测试单元，通过第一导线分别将第一焊垫组中的3个焊垫分别与第一MOSFET组中的N个MOSFET的衬底、栅极、源极连接，以及分别将第一焊垫组中的剩余N个焊垫分别与第一MOSFET组中的N个MOSFET的漏极相连；通过第二导线分别将第二焊垫组中的3个焊垫分别与第二MOSFET组中的N个MOSFET的衬底、栅极、源极连接，以及分别将第二焊垫组中的剩余N个焊垫分别与第二MOSFET组中的N个MOSFET的漏极相连；所述第一导线和所述第二导线镜像对称。6.如权利要求5所述的集成电路布局方法，其特征在于，所述第一焊垫组中的焊垫等间距...

【专利技术属性】
技术研发人员：文燕，陈建国，潘光燃，张枫，李娜，
申请(专利权)人：北大方正集团有限公司，深圳方正微电子有限公司，
类型：发明
国别省市：北京,11