高速四通道信号采集板制造技术

本实用新型专利技术涉及及一种高速四通道信号采集板，包括信号控制电路、时钟管理电路、高速ADC1、高速ADC 2、FPGA、NandFalsh存储阵列电路、电源管理电路、USB、PCIe接口电路、外部时钟及内部晶振，信号控制电路完成信号的增益控制以及信号的偏置控制，时钟管理电路完成时钟源的选取及采样时钟频率修改，高速ADC完成模拟信号的数字化转换，FPGA完成数据的处理存储以及传输控制，NandFlash存储阵列完成数据的大容量存储，各个接口完成FPGA与外部设备的数据交换功能，电源管理电路完成给板卡提供各个电压，有益效果是，具有信号的增益控制以及偏置控制功能、采样率的可控功能和多种触发方式，信号同步稳定性高。

High speed four channel signal acquisition board

The utility model relates to a high-speed and four channel signal acquisition board, including signal control circuit, clock management circuit, high speed ADC1, high speed ADC, FPGA, NandFalsh 2 memory array circuit, power management circuit, USB interface circuit, PCIe, external and internal clock oscillator, signal control circuit and gain control signal the bias control signal, clock management circuit selection and sampling clock frequency to modify the clock source, high speed digital conversion ADC complete analog signal processing is completed, FPGA data storage and transmission control, NandFlash memory array complete high-capacity data storage, each interface to complete the FPGA and the external equipment data exchange function, provide various voltage to the board to complete the power management circuit is beneficial with signal gain control and offset control function, sampling rate With the controllable function and various triggering modes, the stability of signal synchronization is high.

【技术实现步骤摘要】
高速四通道信号采集板
本技术涉及一种信号采集板，特别涉及一种高速四通道信号采集板。
技术介绍
在现有的信号采集板中，大都采用ADC+FPGA的架构，ADC完成模拟信号的数字化转化，将数字信号传输给FPGA，FPGA负责将数字信号进行处理和传输。但大部分的信号采集板采样率较低，并且不具备ADC前端信号控制的功能，一旦信号的振幅大于ADC接收的范围，就不能再用该ADC采集板进行数据采集；且大都不具备信号偏置的控制，信号采集的触发方式单一，采样率单一，不具备存储功能，使得采集板卡的适用性较低，一般需要定制，成本较高。
技术实现思路
鉴于现有采集板卡的局限性，本技术提供一种具有信号增益控制、信号偏置控制、采样率控制、信号采集触发方式控制、大容量数据存储功能的一种高速四通道信号采集板，并且经过优化，使得各个通道之间信号同步稳定性提高，具体技术方案是，一种高速四通道信号采集板，包括信号控制电路、时钟管理电路、高速ADC1、高速ADC2、FPGA、NandFalsh存储阵列电路、电源管理电路、USB、PCIe接口电路、外部时钟及内部晶振，其特征在于：信号控制电路完成信号的增益控制以及信号的偏置控制，时钟管理电路完成时钟源的选取及采样时钟频率修改，高速ADC完成模拟信号的数字化转换，FPGA完成数据的处理存储以及传输控制，NandFlash存储阵列完成数据的大容量存储，各个接口完成FPGA与外部设备的数据交换功能，电源管理电路完成给板卡提供各个电压，电路连接为，信号控制电路中通道1、通道2信号通道控制电路单向连接高速ADC1，高速ADC1单向连接FPGA，通道3、通道4信号通道控制电路单向连接高速ADC2，高速ADC2单向连接FPGA，FPGA单向连接时钟管理电路和单向连接信号控制电路，FPGA双向连接NandFalsh存储阵列电路，FPGA双向连接USB接口电路和PCIe接口电路，电源管理电路给板卡个电路提供各电压，外部触发信号与FPGA单向连接，外部时钟及内部晶振分别单向连接时钟管理电路，FPGA与NandFlash存储阵列之间通过64bit数据信号和相关控制信号连接，实现数据的传输和FLASH的控制功能，其中信号控制电路的增益控制部分采用反相放大电路实现，每级放大电路可实现若干几种信号比例的增益控制，每级放大电路均由FPGA控制，选择合适的放大或衰减倍数，通过不同放大器之间的级联，实现所需的增益控制，信号的偏置控制由一个反相放大器和一个DAC组成，DAC由FPGA控制，输出适当的电压，信号和DAC输出的电压在反相放大器进行相减，实现偏置的控制，FPGA与ADC之间通过4组信号线连接，每组信号线由14对差分线组成，12对数据信号差分线，1对时钟数据差分线以及1对溢出指示信号差分线，同时FPGA通过SPI接口与两片ADC连接，通过SPI接口读写ADC芯片的内部寄存器，来控制ADC的工作模式，时钟管理由时钟管理芯片实现，外部时钟输入和晶振时钟输入均连接到时钟输入端，由FPGA来控制时钟输入的选择，当选择外部时钟输入时，时钟管理芯片完成时钟的分发，将时钟分为两路传输给2片ADC，当选择内部时钟输入时，由FPGA控制，时钟管理芯片产生所需的时钟，并传输给两片ADC，FPGA与时钟管理芯片之间通过SPI接口连接，完成FPGA对时钟管理的控制。本技术的有益效果是，具有信号的增益控制以及偏置控制功能、采样率的可控功能和多种触发方式，信号同步稳定性高。附图说明图1是本技术的功能框图；图2是本技术的信号控制电路中增益控制电路图；图3是本技术的信号控制电路中偏置控制电路图；图4是本技术的FPGA与ADC连接电路图；图5是本技术的FPGA与时钟接口连接电路图；图6是本技术的FPGA与NandFlash存储阵列连接电路图；图7是本技术的FPGA与接口连接电路图。具体实施方式如图1所示，高速四通道信号采集板，包括信号控制电路、时钟管理电路、高速ADC1、高速ADC2、FPGA、NandFalsh存储阵列电路、电源管理电路、USB、PCIe接口电路、外部时钟及内部晶振，信号控制电路完成信号的增益控制以及信号的偏置控制，时钟管理电路完成时钟源的选取及采样时钟频率修改，高速ADC完成模拟信号的数字化转换，FPGA完成数据的处理存储以及传输控制，NandFlash存储阵列完成数据的大容量存储，各个接口完成FPGA与外部设备的数据交换功能，电源管理电路完成给板卡提供各个电压，具体电路连接为，信号控制电路中通道1、通道2信号通道控制电路单向连接高速ADC1，高速ADC1单向连接FPGA，通道3、通道4信号通道控制电路单向连接高速ADC2，高速ADC2单向连接FPGA，FPGA单向连接时钟管理电路和单向连接信号控制电路，FPGA双向连接NandFalsh存储阵列电路，FPGA双向连接USB接口电路和PCIe接口电路，电源管理电路给板卡个电路提供各电压，外部触发信号与FPGA单向连接，外部时钟及内部晶振分别单向连接时钟管理电路。如图2、3、4所示，信号控制电路的增益控制部分采用反相放大电路实现，每级放大电路可实现若干几种信号比例的增益控制，每级放大电路均由FPGA控制，选择合适的放大（衰减）倍数，通过不同放大器之间的级联，实现所需的增益控制，信号的偏置控制由一个反相放大器和一个DAC组成，DAC由FPGA控制，输出适当的电压，信号和DAC输出的电压在反相放大器进行相减，实现偏置的控制，高速ADC部分采用2片TI公司的ADC12D1800，该ADC集成两个信号输入通道，12bit采样精度，最高采样率双通道1800MSPS。FPGA与信号控制电路之间采用信号通断控制，来选择每一级放大电路的增益倍数。信号的偏置控制由FPGA控制一路DAC，产生所需偏置电压，通过反相放大器将信号与偏置电压相减，达到偏置控制目的。FPGA与ADC之间通过4组信号线连接，每组信号线由14对差分线组成，其中12对数据信号差分线，1对时钟数据差分线以及1对溢出指示信号差分线。同时FPGA通过SPI接口与两片ADC12D1800连接，通过SPI接口读写ADC芯片的内部寄存器，来控制ADC的工作模式。如图5所示，时钟管理由时钟管理芯片AD9520实现，外部时钟输入和晶振时钟输入均连接到AD9520时钟输入端，由FPGA来控制时钟输入的选择，当选择外部时钟输入时，AD9520完成时钟的分发，将时钟分为两路传输给2片ADC，当选择内部时钟输入时，由FPGA控制，AD9520产生所需的时钟，并传输给两片ADC。FPGA与AD9520之间通过SPI接口连接，完成FPGA对时钟管理的控制，包括对时钟的选取以及输出时钟频率的确定。如图6所示，NandFlash存储阵列由32片Micron公司的MT29F256G08组成，排列成4×8的阵列形式。每片MT29F256G08芯片的存储容量为32GB，存储阵列的总容量可以达到32G×32=1TB。每片FLASH芯片的数据位宽为16bit，最大工作频率为50MHz，所以理论上该阵列的存储速度最大可以达到4×16×50=400MB/S，实际使用中，由于存在页编程和擦除等时间，实际存储速度在350MB/S左右。FP本文档来自技高网...

【技术保护点】
一种高速四通道信号采集板，包括信号控制电路、时钟管理电路、高速ADC1、高速ADC 2、FPGA、NandFalsh存储阵列电路、电源管理电路、USB、PCIe接口电路、外部时钟及内部晶振，其特征在于：信号控制电路完成信号的增益控制以及信号的偏置控制，时钟管理电路完成时钟源的选取及采样时钟频率修改，高速ADC完成模拟信号的数字化转换，FPGA完成数据的处理存储以及传输控制，NandFlash存储阵列完成数据的大容量存储，各个接口完成FPGA与外部设备的数据交换功能，电源管理电路完成给板卡提供各个电压，具体电路连接为，信号控制电路中通道1、通道2控制电路单向连接高速ADC1，高速ADC1单向连接FPGA，通道3、通道4控制电路单向连接高速ADC2，高速ADC2单向连接FPGA，FPGA单向连接时钟管理电路和单向连接信号控制电路，FPGA双向连接NandFalsh存储阵列电路，FPGA双向连接USB接口电路和PCIe接口电路，电源管理电路给板卡各电路提供电压，外部触发信号与FPGA单向连接，外部时钟及内部晶振分别单向连接时钟管理电路；其中信号控制电路的增益控制部分采用反相放大电路实现，每级放大电路可实现若干几种信号比例的增益控制，每级放大电路均由FPGA控制，选择合适的放大或衰减倍数，通过不同放大器之间的级联，实现所需的增益控制，信号的偏置控制由一个反相放大器和一个DAC组成，DAC由FPGA控制，输出适当的电压，信号和DAC输出的电压在反相放大器进行相减，实现偏置的控制，FPGA与ADC之间通过4组信号线连接，每组信号线由14对差分线组成， 12对数据信号差分线，1对时钟数据差分线以及1对溢出指示信号差分线，同时FPGA通过SPI接口与两片ADC连接，通过SPI接口读写ADC芯片的内部寄存器，来控制ADC的工作模式，时钟管理由时钟管理芯片实现，外部时钟输入和晶振时钟输入均连接到时钟输入端，由FPGA来控制时钟输入的选择，当选择外部时钟输入时，时钟管理芯片完成时钟的分发，将时钟分为两路传输给2片ADC，当选择内部时钟输入时，由FPGA控制，时钟管理芯片产生所需的时钟，并传输给两片ADC，FPGA与时钟管理芯片之间通过SPI接口连接，完成FPGA对时钟管理的控制。...

【技术特征摘要】
1.一种高速四通道信号采集板，包括信号控制电路、时钟管理电路、高速ADC1、高速ADC2、FPGA、NandFalsh存储阵列电路、电源管理电路、USB、PCIe接口电路、外部时钟及内部晶振，其特征在于：信号控制电路完成信号的增益控制以及信号的偏置控制，时钟管理电路完成时钟源的选取及采样时钟频率修改，高速ADC完成模拟信号的数字化转换，FPGA完成数据的处理存储以及传输控制，NandFlash存储阵列完成数据的大容量存储，各个接口完成FPGA与外部设备的数据交换功能，电源管理电路完成给板卡提供各个电压，具体电路连接为，信号控制电路中通道1、通道2控制电路单向连接高速ADC1，高速ADC1单向连接FPGA，通道3、通道4控制电路单向连接高速ADC2，高速ADC2单向连接FPGA，FPGA单向连接时钟管理电路和单向连接信号控制电路，FPGA双向连接NandFalsh存储阵列电路，FPGA双向连接USB接口电路和PCIe接口电路，电源管理电路给板卡各电路提供电压，外部触发信号与FPGA单向连接，外部时钟及内部晶振分别单向连接时钟管理电路...

【专利技术属性】
技术研发人员：李羚梅，张鹏泉，范玉进，曹晓冬，褚孝鹏，崔俊鹏，苏晓旭，刘政鹏，云天嵩，
申请(专利权)人：天津光电通信技术有限公司，
类型：新型
国别省市：天津,12