一种基于位串架构的蝶形运算单元、FFT处理器及方法技术

本发明专利技术公开了一种基于位串架构的蝶形运算单元，包括时延补偿器、乘法器、第一加法器、减法器，所述时延补偿器连接所述第一加法器、所述减法器，用于对输入的数据进行延时，以匹配所述乘法器的输出延时；所述乘法器连接所述第一加法器、所述减法器，用于将输入其中的数据与对应的旋转因子进行乘法运算；所述第一加法器用于根据所述时延补偿器输出的数据和所述乘法器输出的数据相加后输出第一结果，每个计算周期内首次运算时，所述第一加法器的进位标志位设置为0；所述减法器用于根据所述时延补偿器输出的数据和所述乘法器输出的数据相减后输出第二结果；任意一个时钟周期，所述时延补偿器、所述乘法器均只接收一个比特的数据输入。

【技术实现步骤摘要】

本专利技术涉及数字通信领域，特别涉及一种基于位串架构的蝶形运算单元、FFT处理器及方法。
技术介绍
快速傅里叶变换(FFT)广泛应用在数字信号处理领域，特别是作为OFDM系统的核心技术之一，被广泛应用在802.11a、802.16、DAB与DVB-T等标准中，并将成为下一代无线通信技术的基础。已有FFT的VLSI实现大致可以分为基于存储器(Memory-Based)实现与基于流水线(Pipeline-Based)。基于存储器的结构的设计有双存储器(Ping-PongRAM)与缓存存储(Cache-Memory)等众多结构。但上述传统技术也存在着一些缺陷，图1所示是现有技术的一种蝶形运算单元，由于数据运算和存储字长固定，传统设计只能处理数据字长固定的数据，其处理功能单一，其处理数据的L个字长比特在同一时钟并行输入、输出，因此需要分解FFT并反复迭代计算，导致设计逻辑复杂，处理时钟数较多，同时传统技术为了降低硬件面积，难以支持很大点数的FFT计算。
技术实现思路
为了解决这些潜在问题，本专利技术的目的在于克服现有技术中所存在的上述不足，提供一种设计逻辑简单、处理时钟较少、很好的支持大点数FFT计算的基于位串架构的蝶形运算单元。为了实现上述专利技术目的，本专利技术采用的技术方案是：一种基于位串架构的蝶形运算单元，包括时延补偿器、乘法器、第一加法器、减法器，所述时延补偿器连接所述第一加法器、所述减法器，用于对输入的数据进行延时，以匹配所述乘法器的输出延时；所述乘法器连接所述第一加法器、所述减法器，用于将输入其中的数据与对应的旋转因子进行乘法运算；所述第一加法器用于根据所述时延补偿器输出的数据和所述乘法器输出的数据相加后输出第一结果，每个计算周期内首次运算时，所述第一加法器的进位标志位设置为0；所述减法器用于根据所述时延补偿器输出的数据和所述乘法器输出的数据相减后输出第二结果；任意一个时钟周期，所述时延补偿器、所述乘法器均只接收一个比特的数据输入。进一步地，所述加法器、减法器均由一位全加器组成。进一步地，所述减法器包括取反器、第二加法器，所述乘法器输出端连接所述取反器输入端，所述取反器输出端连接所述第二加法器，所述第二加法器的进位标志位在每个计算周期第一个时钟周期置为1，其他时钟周期置为前一时钟周期第二加法器的进位输出。进一步地，所述乘法器由多个一位全加器构成，所述一位全加器的个数与一位全加器之间的连接方式由旋转因子确定，所述乘法器逐比特地完成输入序列与旋转因子的常系数乘法。进一步地，所述旋转因子使用CSD序列进行表示。本专利技术同时提供一种基于位串架构的FFT处理器，包括多个如本专利技术的一种基于位串架构的蝶形运算单元。本专利技术还提供一种基于位串架构的蝶形运算FFT处理方法，利用分解算法将FFT分解到多级运算单元阵列，并利用所述串行计算与存储的运算单元阵列实现对FFT的全部点数并行计算。进一步地，所述基于位串架构的蝶形运算FFT处理方法包括：对2m点的FFT，将其分解至2点，并建立m级蝶形运算阵列，每级阵列包括N/2个如权利要求1-5任一项所述的蝶形运算单元，其中m＝log2N，N是每个周期的采样点个数；确定每个所述蝶形运算单元的乘法器中的旋转因子参数；确定每个延时补偿器的延迟时间参数；确定处理字长并据此确定电路计算周期；根据上述参数设计每个蝶形运算单元，并按照CTA分解算法对所述的每个蝶形运算单元进行连接。进一步地，还包括，根据所述字长确定对所述蝶形运算单元中的进位符进行更新的时间。与现有技术相比，本专利技术的有益效果1、本专利技术的一种基于位串架构的蝶形运算单元通过采用全并行流水结构，任意一个时钟周期均只接收一个比特的数据输入，一个字长周期就可以完成全部点数的FFT的计算，大幅度减少了时钟处理；同时，由于本专利技术采用逐比特数据处理，对于不同字长的数据处理需要，只更改控制逻辑而不需改变硬件结构，从而可以支持多种字长数据的计算。2、现有技术完成FFT控制逻辑与计算结构较为复杂，本专利技术的一种基于位串架构的FFT通过将全并行FFT中的运算单元和存储单元转换为一位全加器和一位寄存器，从而很好的降低了结构复杂度和运算复杂度，并提高了计算运行效率。附图说明图1是现有技术的一种蝶形运算单元结构框图。图2是本专利技术的一个实施例示出的一种基于位串架构的蝶形运算单元结构框图。图3是本专利技术的一个实施例示出的乘法器设计流程框图。图4是本专利技术的一个实施例示出的FFT处理器的流程框图。图5是本专利技术的一个实施例示出的长度为2N点FFT处理器的流程框图。图6是本专利技术的一个实施例示出的长度为2N点FFT处理器的结构框图。图7是本专利技术的一个实施例示出的8点FFT实施示例图。图8是本专利技术的一个实施例示出的8点FFT的乘法器实施示例图。附图标记：201-乘法器、202-时延补偿器、203-第一加法器、204-减法器、205-取反器、206-第二加法器。具体实施方式下面结合具体实施方式对本专利技术作进一步的详细描述。但不应将此理解为本专利技术上述主题的范围仅限于以下的实施例，凡基于本
技术实现思路
所实现的技术均属于本专利技术的范围。实施例1：图2是本专利技术的一个实施例示出的一种基于位串架构的蝶形运算单元结构框图，包括时延补偿器202、乘法器201、第一加法器203、减法器204，所述时延补偿器202连接所述第一加法器203、所述减法器204，用于对输入的数据进行延时，以匹配所述乘法器201的输出延时；所述乘法器201连接所述第一加法器203、所述减法器204，用于将输入其中的数据与对应的旋转因子进行乘法运算；所述第一加法器203用于根据所述时延补偿器输出的数据和所述乘法器输出的数据相加后输出第一结果，每个计算周期内首次运算时，所述第一加法器203的进位标志位设置为0,其他时钟周期置为前一时钟周期第一加法器的进位输出；所述减法器204用于根据所述时延补偿器202输出的数据和所述乘法器201输出的数据相减后输出第二结果；任意一个时钟周期，所述时延补偿器202、所述乘法器201均只接收一个比特的数据输入。设数据可表示为x＝aL-1aL-2…a1a0，其中最高位aL-1为符号位，在每个时钟数据逐比特串行输入，第一个时钟先输入最低位a0，然后逐位输入至第L个时钟输入aL-1，在第L+1个时钟输入下一个数据的最低位。数据输入后分别进入乘法器201和时延补偿器202。乘法器<本文档来自技高网...

【技术保护点】
一种基于位串架构的蝶形运算单元，其特征在于，包括时延补偿器、乘法器、第一加法器、减法器，所述时延补偿器连接所述第一加法器、所述减法器，用于对输入的数据进行延时，以匹配所述乘法器的输出延时；所述乘法器连接所述第一加法器、所述减法器，用于将输入其中的数据与对应的旋转因子进行乘法运算；所述第一加法器用于根据所述时延补偿器输出的数据和所述乘法器输出的数据相加后输出第一结果，每个计算周期内首次运算时，所述第一加法器的进位标志位设置为0；所述减法器用于根据所述时延补偿器输出的数据和所述乘法器输出的数据相减后输出第二结果；任意一个时钟周期，所述时延补偿器、所述乘法器均只接收一个比特的数据输入。

【技术特征摘要】
1.一种基于位串架构的蝶形运算单元，其特征在于，包括时延补偿器、乘法器、第一加
法器、减法器，
所述时延补偿器连接所述第一加法器、所述减法器，用于对输入的数据进行延时，以匹
配所述乘法器的输出延时；
所述乘法器连接所述第一加法器、所述减法器，用于将输入其中的数据与对应的旋转
因子进行乘法运算；
所述第一加法器用于根据所述时延补偿器输出的数据和所述乘法器输出的数据相加
后输出第一结果，每个计算周期内首次运算时，所述第一加法器的进位标志位设置为0；
所述减法器用于根据所述时延补偿器输出的数据和所述乘法器输出的数据相减后输
出第二结果；
任意一个时钟周期，所述时延补偿器、所述乘法器均只接收一个比特的数据输入。
2.根据权利要求1所述的一种基于位串架构的蝶形运算单元，其特征在于，所述第一加
法器、减法器均由一位全加器组成。
3.根据权利要求1所述的一种基于位串架构的蝶形运算单元，其特征在于，所述减法器
包括取反器、第二加法器，所述乘法器输出端连接所述取反器输入端，所述取反器输出端连
接所述第二加法器，每个计算周期首次运算时，所述第二加法器的进位标志位设置为1。
4.根据权利要求1-3任一项所述的一种基于位串架构的乘法器，其特征在于，所述乘法
器由多个一位全加器构成，所述一位全加器的个数与一位全加器之间的连接方...

【专利技术属性】
技术研发人员：陈杰男，费超，袁建生，胡剑浩，曾维琪，
申请(专利权)人：南京阿尔法莱瑞通信技术有限公司，
类型：发明
国别省市：江苏;32