一种基于FPGA的频率计及频率测量方法技术

本申请一种基于FGPA的频率计及频率测量方法，其中，所述频率计包括：时钟源、上位机、分频整形单元及处理单元；所述频率计通过利用处理单元在所述分频信号的各个周期内对与分频信号上升沿相对应的待测信号上升沿进行一次粗时间测量获得第一时间值；并利用处理单元对与分频信号上升沿相对应的待测信号上升沿在所述分频信号的各个周期内进行多次细时间测量，对所述第一时间值及多次细时间测量的测量结果进行处理并结合所述第一分频倍数和所述第二分频倍数计算获得所述外界原始信号的频率。由于在整个外界原始信号的频率测量过程中进行了多次细时间测量，降低了细时间测量的误差，提高了所述频率计对外界原始信号频率的测量精度。

【技术实现步骤摘要】

本申请涉及信号测量
，更具体地说，涉及一种基于FPGA的频率计及频率测量方法。
技术介绍
频率测量贯穿于人们的日常生活、工作以及科学研究等领域中，是最基本的参数之一。随着科学技术的不断发展和社会的需求，特别是在无线通信领域以及电子
中，人们对于频率测量精度的要求越来越高。现今主流的对频率的高精度测量通常采用时间测量法，将待测信号分频至较低频率获得分频信号，对若干个分频信号周期进行粗时间和细时间的时间间隔测量；然后结合总分频倍数计算获得待测信号周期，最后通过求待测信号周期倒数的方法获得待测信号的频率。其中，对于细时间测量的精度的提升，是得到提高待测信号的频率测量精度的关键。现有技术中通常由定制的专用集成电路(ApplicationSpecificIntegratedCircuit，ASIC)或现场可编程门阵列(Field－ProgrammableGateArray，FPGA)作为核心芯片实现具有频率测量功能的频率计，通过采用模拟内插法或延时线内插法或游标法等实现细时间时间间隔的精确测量；其中基于ASIC实现的频率计采用模拟内插法和游标法等对细时间间隔的测量精度要高于基于FPGA实现的频率计采用的延时线内插法。但是定制ASIC实现频率测量的频率计相较于基于FPGA设计实现频率测量的频率计开发周期长，电路设计复杂，成本高。因此，如何提高基于FPGA的频率计的频率测量精度成为研发人员努力的方向之一。
技术实现思路
为解决上述技术问题，本专利技术提供了一种基于FPGA的频率计及频率测量方法，以实现提高基于FPGA的频率计的频率测量精度的目的。为实现上述技术目的，本专利技术实施例提供了如下技术方案：一种基于FPGA的频率计，所述频率计包括：时钟源、上位机、分频整形单元及处理单元；所述时钟源与所述处理单元的时钟信号输入端连接，用于为所述处理单元提供时钟信号；所述分频整形单元用于接收外界原始信号，并对其以第一分频倍数进行分频处理后获得待测信号；所述处理单元用于利用所述时钟信号生成的工作时钟信号作为时钟基准，对待测信号以第二分频倍数进行分频处理得到分频信号，并对所述分频信号周期利用时间测量法，以与所述分频信号上升沿相对应的待测信号上升沿为对象，进行多次细时间测量得到测量结果和一次粗时间测量获得第一时间值，结合所述第一分频倍数和第二分频倍数计算所述外界原始信号的频率，并将所述外界原始信号的频率向所述上位机传送；所述处理单元设置于现场可编程门阵列FPGA中。优选的，所述处理单元包括时钟模块、分频模块、管理模块、粗计数模块、细时间测量模块、运算处理模块及通讯模块；其中，所述时钟模块用于接收所述时钟信号，对所述时钟信号进行处理后获得工作时钟信号，所述工作时钟信号作为所述管理模块、粗计数模块、细时间测量模块及运算处理模块的时钟基准；所述管理模块用于为所述细时间测量模块、粗计数模块、运算处理模块和通讯模块提供控制功能和用于为所述细时间测量模块提供选择控制信号及测量次数控制信号；所述分频模块用于对所述待测信号进行分频处理获得分频信号，所述分频信号周期即为所述时间测量法测量的时间间隔，所述分频信号为该测量的开始控制信号；所述细时间测量模块用于利用所述待测信号、分频信号、选择控制信号及测量次数控制信号生成使能信号向所述粗计数模块及管理模块传送，并对与分频信号上升沿相对应的待测信号上升沿在每个分频信号周期内进行多次细时间测量，并将测量结果发送给所述运算处理模块；所述粗计数模块用于结合所述使能信号、工作时钟信号及管理模块的控制，对待测信号在每个分频信号周期内进行一次粗时间测量获得第一时间值，并将其传送给所述运算处理模块；所述运算处理模块用于接收所述第一时间值及多次细时间测量的测量结果，并结合所述分频整形单元的第一分频倍数和所述分频模块的第二分频倍数计算获得所述外界原始信号的频率，并将其通过所述通讯模块向所述上位机传送；所述第二分频倍数等于闸门时间内所述待测信号的上升沿数目。优选的，所述运算处理模块用于接收所述第一时间值及多次细时间测量的测量结果，并结合所述分频整形单元的第一分频倍数和所述分频模块的第二分频倍数计算获得所述外界原始信号的频率包括：所述运算处理模块接收到所述第一时间值及多次细时间测量的测量结果后，对所述多次细时间测量的测量结果进行运算获得第二时间值，利用所述第一时间值及第二时间值计算获得一个分频信号周期内与分频信号前沿相对应的待测信号前沿时刻，并结合与该分频信号周期相邻的分频信号周期内与分频信号前沿相对应的待测信号前沿时刻进行计算，获得所述分频信号周期；将所述分频信号周期除以所述第一分频倍数和第二分频倍数获得所述待测信号的周期，并对所述待测信号的周期进行取倒数运算，获得所述外界原始信号的频率。优选的，所述细时间测量模块包括：震荡环、D触发器组、第二D触发器和译码器；所述震荡环包括多路选择器，延时链和反相器；其中，所述多路选择器为一个两路的选择器，其第一信号输入端用于接收所述待测信号，控制信号输入端用于接收所述选择控制信号，所述多路选择器的信号输出端与所述延时链的信号输入端连接，所述延时链的信号输出端与所述反相器的信号输入端连接，所述反相器的信号输出端与所述多路选择器的第二信号输入端连接，所述多路选择器用于在所述选择控制信号的控制下控制进入所述延时链的信号；所述延时链用于对接收到的待测信号进行延时传输，由FPGA内部加法器的进位链构成，进位链各个单元之间的非线性延时由码密度法进行标定，每个延迟单元后端都具有抽头；所述反相器用于将延时链输出的待测信号边沿状态进行翻转，使得信号上升沿在两次经过反相器后回到原来状态，当所述多路选择器在所述选择控制信号的控制下将第二信号输入端接到输出端时，其形成延时链-反相器-多路选择器-延时链的震荡环，待测信号上升沿在震荡环中传输，相邻两个上升沿到达延时链的时间差，即为信号的振荡周期；所述D触发器组包括多个D触发器，其信号输入端依次与延时链各个延时单元后端的抽头连接，时钟端接收所述工作时钟信号，从而在工作时钟上升沿到来时锁存延时链状态；信号输出端与译码器连接，用于将锁存的状态发送给译码器进行译码处理；所述D触发器组的首个D触发器为第一D触发器，所述第一D触发器的信号输出端同时连接于所述第二D触发器输入端；所述第一D触发器向所述第二D触发器输出第一信号本文档来自技高网...

【技术保护点】
一种基于FPGA的频率计，其特征在于，所述频率计包括：时钟源、上位机、分频整形单元及处理单元；所述时钟源与所述处理单元的时钟信号输入端连接，用于为所述处理单元提供时钟信号；所述分频整形单元用于接收外界原始信号，并对其以第一分频倍数进行分频处理后获得待测信号；所述处理单元用于利用所述时钟信号生成的工作时钟信号作为时钟基准，对待测信号以第二分频倍数进行分频处理得到分频信号，并对所述分频信号周期利用时间测量法，以与所述分频信号上升沿相对应的待测信号上升沿为对象，进行多次细时间测量得到测量结果和一次粗时间测量获得第一时间值，结合所述第一分频倍数和第二分频倍数计算所述外界原始信号的频率，并将所述外界原始信号的频率向所述上位机传送；所述处理单元设置于现场可编程门阵列FPGA中。

【技术特征摘要】
1.一种基于FPGA的频率计，其特征在于，所述频率计包括：时钟源、
上位机、分频整形单元及处理单元；
所述时钟源与所述处理单元的时钟信号输入端连接，用于为所述处理单
元提供时钟信号；
所述分频整形单元用于接收外界原始信号，并对其以第一分频倍数进行
分频处理后获得待测信号；
所述处理单元用于利用所述时钟信号生成的工作时钟信号作为时钟基
准，对待测信号以第二分频倍数进行分频处理得到分频信号，并对所述分频
信号周期利用时间测量法，以与所述分频信号上升沿相对应的待测信号上升
沿为对象，进行多次细时间测量得到测量结果和一次粗时间测量获得第一时
间值，结合所述第一分频倍数和第二分频倍数计算所述外界原始信号的频率，
并将所述外界原始信号的频率向所述上位机传送；
所述处理单元设置于现场可编程门阵列FPGA中。
2.根据权利要求1所述的频率计，其特征在于，所述处理单元包括时钟
模块、分频模块、管理模块、粗计数模块、细时间测量模块、运算处理模块
及通讯模块；其中，
所述时钟模块用于接收所述时钟信号，对所述时钟信号进行处理后获得
工作时钟信号，所述工作时钟信号作为所述管理模块、粗计数模块、细时间
测量模块及运算处理模块的时钟基准；
所述管理模块用于为所述细时间测量模块、粗计数模块、运算处理模块
和通讯模块提供控制功能和用于为所述细时间测量模块提供选择控制信号及
测量次数控制信号；
所述分频模块用于对所述待测信号进行分频处理获得分频信号，所述分
频信号周期即为所述时间测量法测量的时间间隔，所述分频信号为该测量的
开始控制信号；
所述细时间测量模块用于利用所述待测信号、分频信号、选择控制信号
及测量次数控制信号生成使能信号向所述粗计数模块及管理模块传送，并对
与分频信号上升沿相对应的待测信号上升沿在每个分频信号周期内进行多次
细时间测量，并将测量结果发送给所述运算处理模块；
所述粗计数模块用于结合所述使能信号、工作时钟信号及管理模块的控
制，对待测信号在每个分频信号周期内进行一次粗时间测量获得第一时间值，
并将其传送给所述运算处理模块；
所述运算处理模块用于接收所述第一时间值及多次细时间测量的测量结
果，并结合所述分频整形单元的第一分频倍数和所述分频模块的第二分频倍
数计算获得所述外界原始信号的频率，并将其通过所述通讯模块向所述上位
机传送；
所述第二分频倍数等于闸门时间内所述待测信号的上升沿数目。
3.根据权利要求2所述的频率计，其特征在于，所述运算处理模块用于
接收所述第一时间值及多次细时间测量的测量结果，并结合所述分频整形单
元的第一分频倍数和所述分频模块的第二分频倍数计算获得所述外界原始信
号的频率包括：
所述运算处理模块接收到所述第一时间值及多次细时间测量的测量结果
后，对所述多次细时间测量的测量结果进行运算获得第二时间值，利用所述
第一时间值及第二时间值计算获得一个分频信号周期内与分频信号前沿相对
应的待测信号前沿时刻，并结合与该分频信号周期相邻的分频信号周期内与
分频信号前沿相对应的待测信号前沿时刻进行计算，获得所述分频信号周期；
将所述分频信号周期除以所述第一分频倍数和第二分频倍数获得所述待测信
号的周期，并对所述待测信号的周期进行取倒数运算，获得所述外界原始信
号的频率。
4.根据权利要求2所述的频率计，其特征在于，所述细时间测量模块包
括：震荡环、D触发器组、第二D触发器和译码器；所述震荡环包括多路选
择器，延时链和反相器；其中，
所述多路选择器为一个两路的选择器，其第一信号输入端用于接收所述
待测信号，控制信号输入端用于接收所述选择控制信号，所述多路选择器的
信号输出端与所述延时链的信号输入端连接，所述延时链的信号输出端与所
述反相器的信号输入端连接，所述反相器的信号...

【专利技术属性】
技术研发人员：秦熙，王淋，荣星，于会尧，谢一进，杜江峰，
申请(专利权)人：中国科学技术大学，
类型：发明
国别省市：安徽;34