多层信号叠加的多屏拼接处理器及其多层信号叠加方法技术

本发明专利技术实施例公开了一种多层信号叠加的多屏拼接处理器及其多层信号叠加方法，实现了在满足信号实时传输的条件下，使单屏能显示更多的信号，解决了成本增加过多的技术问题。本发明专利技术实施例多层信号叠加的多屏拼接处理器包括：至少一个输出单元；每个输出单元设置有第一叠加模块、第二叠加模块和延时控制模块；其中，第一叠加模块通过传输到输出单元的信号进行一次叠加，第二叠加模块对第一叠加模块通过级联环回传输的，并通过延时控制模块进行延时处理后的信号进行再次叠加处理。

【技术实现步骤摘要】

本专利技术涉及处理器
，尤其涉及一种多层信号叠加的多屏拼接处理器及其多层信号叠加方法。
技术介绍
多屏拼接处理器的功能是采集多个视频信号，经过叠加拼接后输出到大屏幕上显示。随着显示技术的发展，单个屏幕的分辨率正在不断变大，从1400x1050到1920x1080，再到3840x2160(4K)，因此在单个屏幕内显示更多的画面，更多的信息，也成为了一种新的需求，例如目前的单屏显示9个信号或显示16个信号都是比较常见的使用模式。实时型多屏拼接处理器通常由采集单元，主控单元，高速串行信号交叉单元，输出单元构成，因为输出单元每一路的视频信号都有独立的处理通道，所以能很好地满足视频处理实时性的要求。但是正因为如此，硬件成本比较高，所以在一个屏幕内叠加的信号就比较少，2个，4个或8个。如果想要增加单屏信号数量，通常有两种办法：一是在输出单元增加更多的处理通道，这样硬件成本就会急剧上升，成本增高；二是采用如图1所示的处理器级联方式，先在处理器1中将几个信号叠加，然后输出给处理器2采集单元，再在处理器2中再和其他信号叠加，这样不光总体成本高，而且级联后传输延时增大，实时性降低。而总线型架构多屏拼接处理器，如图2所示，通过PCI或PCIe总线将采集板，显示板，CPU，内存连在一起，可以很容易地实现在一个屏内显示多个画面，如9个，16个，甚至更多。但是由于所有数据都是在总线上传输，受总线带宽的限制，当显示的画面个数增加时，很容易超过带宽，因此就需要通过降低图像帧率的处理方式来限制传输数据量。这样图像的流畅性，实时性都会降低。因此，在满足信号实时传输的条件下，使单屏能显示更多的信号，同时又不至于成本增加过多成为本领域技术人员亟待解决的技术问题。
技术实现思路
本专利技术实施例提供的一种多层信号叠加的多屏拼接处理器及其多层信号叠加方法，实现了在满足信号实时传输的条件下，使单屏能显示更多的信号，解决了成本增加过多的技术问题。本专利技术实施例提供的一种多层信号叠加的多屏拼接处理器，包括：至少一个输出单元；每个所述输出单元设置有第一叠加模块、第二叠加模块和延时控制模块；其中，所述第一叠加模块通过传输到所述输出单元的信号进行一次叠加，所述第二叠加模块对所述第一叠加模块通过级联环回传输的，并通过所述延时控制模块进行延时处理后的所述信号进行再次叠加处理。可选地，所述的多层信号叠加的多屏拼接处理器还包括：至少一个采集单元、交叉单元和主控单元，所述输出单元、所述采集单元通过交叉单元级联连接，所述主控单元与所述采集单元、所述交叉单元和所述输出单元连接。可选地，所述延时控制模块，具体用于对获取到的所述第一叠加模块输出的首次叠加的所述信号对应设置延时为0，再获取通过所述第二叠加模块进行二次叠加经由所述交叉单元级联环回传输给所述第一叠加模块再次叠加后的所述信号，并对再次叠加后的所述信号进行与叠加次数相对应的延时设置，使得与级联环回的所述信号延时相同。可选地，所述输出单元还包括串并转换模块、第一并串转换模块、缩放缓存模块、第一时钟转换模块和编码模块；所述串并转换模块的输出端与所述缩放缓存模块连接，所述缩放缓存模块的输出端与所述第一叠加模块连接，所述第一时钟转换模块连接在所述第二叠加模块和所述编码模块之间；所述第一并串转换模块与所述第二叠加模块的输出端连接；所述串并转换模块的输入端、所述第一并串转换模块的输出端与所述交叉模块连接。可选地，所述第一时钟转换模块，用于将所述第二叠加模块输出的信号从固定传输时钟域转换为像素时钟域。可选地，所述采集单元还包括解码模块、第二时钟转换模块和第二并串转换模块，所述解码模块、所述第二时钟转换模块和所述第二并串转换模块依次级联连接，所述第二并串转换模块的输出端与所述交叉单元连接。本专利技术实施例提供的一种多屏拼接处理器的多层信号叠加方法，通过本实施例中提及的任意一种所述的多层信号叠加的多屏拼接处理器进行实现，包括：第一叠加模块通过传输到输出单元的信号进行一次叠加；第二叠加模块对第一叠加模块通过级联环回传输的，并通过延时控制模块进行延时处理后的信号进行再次叠加处理。可选地，第一叠加模块通过传输到输出单元的信号进行一次叠加具体包括：串并转换模块获取到交叉单元通过采集单元传输的信号进行串并转换，并通过缩放缓存模块进行信号缓存缩放；所述第一叠加模块获取到所述缩放缓存模块传输的所述信号进行一次叠加。可选地，第二叠加模块对第一叠加模块通过级联环回传输的，并通过延时控制模块进行延时处理后的信号进行再次叠加处理具体包括：所述延时控制模块对获取到的所述第一叠加模块输出的首次叠加的所述信号对应设置延时为0；或所述延时控制模块获取通过所述第二叠加模块进行二次叠加经由所述交叉单元级联环回传输给所述第一叠加模块再次叠加后的所述信号，并对再次叠加后的所述信号进行与叠加次数相对应的延时设置，使得与级联环回的所述信号延时相同。可选地，多屏拼接处理器的多层信号叠加方法还包括：第一时钟转换模块将所述第二叠加模块输出的信号从固定传输时钟域转换为像素时钟域，输出到编码模块进行输出。从以上技术方案可以看出，本专利技术实施例具有以下优点：本专利技术实施例提供的一种多层信号叠加的多屏拼接处理器及其多层信号叠加方法，其中，多层信号叠加的多屏拼接处理器包括：至少一个输出单元；每个输出单元设置有第一叠加模块、第二叠加模块和延时控制模块；其中，第一叠加模块通过传输到输出单元的信号进行一次叠加，第二叠加模块对第一叠加模块通过级联环回传输的，并通过延时控制模块进行延时处理后的信号进行再次叠加处理。本实施例中，通过第一叠加模块通过传输到输出单元的信号进行一次叠加，第二叠加模块对第一叠加模块通过级联环回传输的，并通过延时控制模块进行延时处理后的信号进行再次叠加处理，实现了在满足信号实时传输的条件下，使单屏能显示更多的信号，解决了成本增加过多的技术问题。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。图1至图3为现有技术的多屏拼接处理器的结构示意图；图4为本专利技术实施例中提供一本文档来自技高网...

【技术保护点】
一种多层信号叠加的多屏拼接处理器，其特征在于，包括：至少一个输出单元；每个所述输出单元设置有第一叠加模块、第二叠加模块和延时控制模块；其中，所述第一叠加模块通过传输到所述输出单元的信号进行一次叠加，所述第二叠加模块对所述第一叠加模块通过级联环回传输的，并通过所述延时控制模块进行延时处理后的所述信号进行再次叠加处理。

【技术特征摘要】
1.一种多层信号叠加的多屏拼接处理器，其特征在于，包括：
至少一个输出单元；
每个所述输出单元设置有第一叠加模块、第二叠加模块和延时控制模块；
其中，所述第一叠加模块通过传输到所述输出单元的信号进行一次叠加，
所述第二叠加模块对所述第一叠加模块通过级联环回传输的，并通过所述延
时控制模块进行延时处理后的所述信号进行再次叠加处理。
2.根据权利要求1所述的多层信号叠加的多屏拼接处理器，其特征在于，
所述的多层信号叠加的多屏拼接处理器还包括：
至少一个采集单元、交叉单元和主控单元，所述输出单元、所述采集单
元通过交叉单元级联连接，所述主控单元与所述采集单元、所述交叉单元和
所述输出单元连接。
3.根据权利要求2所述的多层信号叠加的多屏拼接处理器，其特征在于，
所述延时控制模块，具体用于对获取到的所述第一叠加模块输出的首次叠加
的所述信号对应设置延时为0，再获取通过所述第二叠加模块进行二次叠加经
由所述交叉单元级联环回传输给所述第一叠加模块再次叠加后的所述信号，
并对再次叠加后的所述信号进行与叠加次数相对应的延时设置，使得与级联
环回的所述信号延时相同。
4.根据权利要求2或3所述的多层信号叠加的多屏拼接处理器，其特征
在于，所述输出单元还包括串并转换模块、第一并串转换模块、缩放缓存模
块、第一时钟转换模块和编码模块；
所述串并转换模块的输出端与所述缩放缓存模块连接，所述缩放缓存模
块的输出端与所述第一叠加模块连接，所述第一时钟转换模块连接在所述第
二叠加模块和所述编码模块之间；
所述第一并串转换模块与所述第二叠加模块的输出端连接；
所述串并转换模块的输入端、所述第一并串转换模块的输出端与所述交
叉模块连接。
5.根据权利要求4所述的多层信号叠加的多屏拼接处理器，其特征在于，
所述第一时钟转换模块，用于将所述第二叠加模块输出的信号从固定传输时
钟域转换为像素时钟域。
6.根据权...

【专利技术属性】
技术研发人员：曹捷，
申请(专利权)人：广东威创视讯科技股份有限公司，
类型：发明
国别省市：广东;44