一种基于可编程逻辑器件的多光子符合计数器制造技术

本发明专利技术公开了一种基于可编程逻辑器件的多光子符合计数器，基于DDR的大容量，可以支持对多符合种类同时进行计数，且采用分流机制解决了DDR读写速度不够的问题，提高了符合系统的事件率；并且，通过脉冲整型和同步时钟的引入能够双重抑制偶然符合的发生；同时，脉冲延时可以动态调节，由于采用了FPGA的IO资源，调节精度高达几十皮秒，线性度好。动态调节解决了输入信号的延时可能不能保证每次都一致的问题；而且，引入扫描机制，使得在得知单通道计数分布的情况下，可外推出符合结果的正确性。此外，PC可以根据状态字得知系统工作状态，再通过控制字去调节系统参数，使工作流程自动化，同时增加了系统鲁棒性。

【技术实现步骤摘要】

本专利技术涉及光子计数领域，尤其涉及一种基于可编程逻辑器件的多光子符合计数器。
技术介绍
多光子纠缠是一种奇特的量子现象，其在研究量子非定域性，量子纠错和量子模拟的研究中都是不可缺少的资源。光子数越多，单个光子的自由度越大，多光子系统处理信息的能力就越强。在最新的实验进展中，八个光子的纠缠得以实现。在多光子纠缠实验中，将纠缠这种量子特性转化为我们经验世界能观测的量需要对光子数进行计数统计，由于纠缠是一种多体的过程，所以计数是符合计数。符合计数器的功能是对两个或两个以上信号之间的符合进行判断和计数。2005年，Gaertner等人提出地址映射的方案。如图1所示，系统由符合探测单元，先入先出缓存器(FIFO)，微控制器和片上randomaccessmemory(RAM)组成。符合探测单元的工作原理是将输入信号取逻辑或后的信号作为取样触发，取样得到的码型作为计数器的地址缓存至FIFO。2015年，BYUNGKWONPARK等人在FPGA上用与门也实现了八体符合的计数器。如图2所示，系统集成在FPGA上，其中包含延时模块，脉冲整型模块，符合信号发生器，计数器和处理器，FPGA通过串口转USB与PC通信。符合信号发生器的原理是通过多路器选通多输入与门来决定符合配置，每个多输入与门对应一种符合种类。在光量子通信和光量子计算中，通常要求测量多光子符合事件，八光子的实验通道数已经达到16个，符合种类多达216-1，剔除一些无意义的符合，符合种类至少也是几何增长的，同时，光源亮度也达到单通道计数率兆赫兹，系统事件率十兆赫兹的水平。随着实验技术的快速发展，通道数和光源亮度都会不断增加。但是，Gaertner的方案实现了八个通道的任意符合，并不能简单的拓展至数十个通道，因为符合种类是随着通道数指数增长的，事件率也会随之增长，此时存储器的容量和速度会成为瓶颈。分立器件的集成度和灵活性也无法与FPGA媲美。更重要的是系统的事件率为0.8MHz，死时间为14ns，不能实时读出数据，因此不能满足当今的实验需求。同时，PARK的方案虽然最小符合窗口为0.47ns，最大输入频率为163MHz，但由于用到了与门，只能同时对事先选择的几种符合情况进行计数。当通道数增加到数十个后，与门的连线将会变得非常庞杂。
技术实现思路
本专利技术的目的是提供一种基于可编程逻辑器件的多光子符合计数器，通过在FPGA上实现数十个通道，数十兆赫兹事例率，符合种类多，偶然符合1ppm以下，实时读取计数，自动化和可拓展的多光子符合计数器方案，该符合计数器也可应用在粒子物理实验中。本专利技术的目的是通过以下技术方案实现的：一种基于可编程逻辑器件的多光子符合计数器，包括：FPGA芯片、DDR与PC；其中：所述FPGA芯片，用于将接收到的N路电脉冲依次进行延时调节、整型操作、采样、符合逻辑判断后存储在相应的FIFO中，再由与相应FIFO相连的计数器进行符合计数操作；上述采样的触发条件为FPGA芯片内部时钟管理模块输出的时钟信号；所述DDR受控于FPGA芯片中的MCB，用于存储相应计数器的符合计数；所述PC，用于读出DDR与FPGA芯片内部BlockRAM中的符合计数并进行后处理。进一步的，所述FPGA芯片包括：延时单元、脉冲整型单元、采样寄存器、符合逻辑判断模块、时钟管理模块、BlockRAMFIFO及第一计数器、DDRFIFO及第二计数器、BlockRAM、WISHBONE总线以及MCB；其中：所述延时单元，用于对接收到的N路电脉冲进行延时调节，使得N路电脉冲完全对齐；所述脉冲整型单元，用于将对齐后的N路电脉冲整型为窄脉冲；所述时钟管理模块，用于在接收到激光器提供的同步时钟后输出相应的时钟信号作为采样的触发条件；所述采样寄存器，用于存储采样结果；所述符合逻辑判断模块具有分流功能，用于根据预定的判断方式对采样结果依次进行符合逻辑判断，并根据判断结果将相应的符合地址映射发送至BlockRAMFIFO或者DDRFIFO；所述第一计数器与BlockRAMFIFO相连，所述第二计数器与DDRFIFO相连，两个计数器均用于符合计数；所述第一计数器的计数结果存储在BlockRAM中，第二计数器的计数结果通过MCB存入DDR中；所述WISHBONE总线通过USB接口与PC相连，用于读写BlockRAM及DDR中的数据，以及向延时单元与时钟管理模块中写入控制字与读取状态字。进一步的，延时调节与采样采用扫描机制，其步骤如下：第一步、将时钟管理模块的相位调至最小；第二步、时钟管理模块每增加一单位相位，对所有通道进行一定时间的单通道计数，当相位达到最大，由于计数的分布反映了脉冲的波形，即可得知所有脉冲是否都在扫描范围内；若否，则表示延时超出动态调节范围，经人工加减线长后重新从第一步开始直至所有脉冲都在扫描范围内；第三步、调节延时单元将所有脉冲中心向延时最大的脉冲中心对齐，该中心定义为脉冲中心；第四步、调节时钟管理模块将时钟采样边沿对齐脉冲中心。进一步的，符合逻辑判断模块根据预定的判断方式将计数率高的符合种类地址发送至BlockRAMFIFO，将其余符合种类地址发送至DDRFIFO。进一步的，BlockRAM和MCB均包含双端口，其中一个端口供计数器使用，另一个端口供PC通过WISHBONE总线访问；BlockRAM的两个端口不能同时对同一地址进行写操作，MCB的两个端口共享带宽，即两个端口数据率加起来不超过DDR的带宽。进一步的，延时单元、时钟管理模块，以及BlockRAMFIFO与DDRFIFO均设有状态字，PC通过状态字获取当前系统工作状态；其包括：当同步时钟异常、BlockRAMFIFO或者DDRFIFO写满，PC均会提示错误消息；之后，PC尝试自动重启采数，采数过程结束，数据自动保存至PC中；PC还通过向延时单元与时钟管理模块写入控制字来控制延时单元与时钟管理模块的工作方式；其包括：向延时单元写入控制字来控制电脉冲的延时调节过程；向时钟管理模块写入控制字来调节动态相移过程。进一步的，该方法还包括：采用预定方式更改所述符合逻辑判断模块的符合地址映射方案。由上述本专利技术提供的技术方案可以看出，1)DDR的大容量使得对更多的符合种类可以同时进行计数。2)分流机制解决了DDR读写速度慢的问题，提高了符合系统的事件率。3)脉冲整型和同步时钟的引入能够双重抑制偶然符合的发生。4)脉冲延时可以动态调节，由于采用了FPGA的IO资源，调节精度高达几十皮秒，线性度好。动态调节解决了输入信号的延时可能不能保证每次都一致的问题。5)同步时钟可以动态相移，引入扫描机制，使得在得知单通道计数分布的情况下，可外推出符合结果的正确性，优于现有技术得通过测试已知符合信号的符合结果是否与预期一致的方案。6)在进行计数统计时，符合计数可以读出，只要读写速率在DDR带宽内就不会导致计数丢失。7)PC可以根据状态字得知系统工作状态，再通过控制字去调节系统参数，使工作流程自动化，同时增加了系统鲁棒性。8)符合逻辑可重配置，因此在系统速度，容量容许范围内，可应用于不同符合实验。9)结构可移植性高。附图说明为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本文档来自技高网...

【技术保护点】
一种基于可编程逻辑器件的多光子符合计数器，其特征在于，包括：FPGA芯片、DDR与PC；其中：所述FPGA芯片，用于将接收到的N路电脉冲依次进行延时调节、整型操作、采样、符合逻辑判断后存储在相应的FIFO中，再由与相应FIFO相连的计数器进行符合计数操作；上述采样的触发条件为FPGA芯片内部时钟管理模块输出的时钟信号；所述DDR受控于FPGA芯片中的MCB，用于存储相应计数器的符合计数；所述PC，用于读出DDR与FPGA芯片内部Block RAM中的符合计数并进行后处理。

【技术特征摘要】
1.一种基于可编程逻辑器件的多光子符合计数器，其特征在于，包括：FPGA芯片、DDR与PC；其中：所述FPGA芯片，用于将接收到的N路电脉冲依次进行延时调节、整型操作、采样、符合逻辑判断后存储在相应的FIFO中，再由与相应FIFO相连的计数器进行符合计数操作；上述采样的触发条件为FPGA芯片内部时钟管理模块输出的时钟信号；所述DDR受控于FPGA芯片中的MCB，用于存储相应计数器的符合计数；所述PC，用于读出DDR与FPGA芯片内部BlockRAM中的符合计数并进行后处理。2.根据权利要求1所述的一种基于可编程逻辑器件的多光子符合计数器，其特征在于，所述FPGA芯片包括：延时单元、脉冲整型单元、采样寄存器、符合逻辑判断模块、时钟管理模块、BlockRAMFIFO及第一计数器、DDRFIFO及第二计数器、BlockRAM、WISHBONE总线以及MCB；其中：所述延时单元，用于对接收到的N路电脉冲进行延时调节，使得N路电脉冲完全对齐；所述脉冲整型单元，用于将对齐后的N路电脉冲进行整型为窄脉冲；所述时钟管理模块，用于在接收到激光器提供的同步时钟后输出相应的时钟信号作为采样的触发条件；所述采样寄存器，用于存储采样结果；所述符合逻辑判断模块具有分流功能，用于根据预定的判断方式对采样结果依次进行符合逻辑判断，并根据判断结果将相应的符合地址映射发送至BlockRAMFIFO或者DDRFIFO；所述第一计数器与BlockRAMFIFO相连，所述第二计数器与DDRFIFO相连，两个计数器均用于符合计数；所述第一计数器的计数结果存储在BlockRAM中，第二计数器的计数结果通过MCB存入DDR中；所述WISHBONE总线通过USB接口与PC相连，用于读写BlockRAM及DDR中的数据，以及向延时单元与时钟管理模块中写入控制字与读取状态字。3.根据权利要求2所述的一种基于可编程逻辑器件的多光子符合计数器，其特征在于，延时调节与采样采用...

【专利技术属性】
技术研发人员：江晓，李蔚，胡意，潘建伟，
申请(专利权)人：中国科学技术大学，
类型：发明
国别省市：安徽;34