一种基于IOSERDES的cameralink接口系统技术方案

本发明专利技术公开了一种基于IOSERDES的cameralink接口系统，其通过FPGA实现cameralink接口，包含：接收模块和发送模块；接收模块包含：差分输入缓存、输入时钟模块、串并转换模块和输入数据逻辑映射模块；发送模块包含：输出数据逻辑映射模块、并串转换模块、输出时钟模块和差分输出缓存cameralink逻辑功能和物理接口都由FPGA实现，使用专有资源能够保证高速串并转换和并串转换的正确性，能够替代现有的cameralink 协议芯片的全部功能，能够极大的简化cameralink接口的实现，降低成本，便于移植和维护。

【技术实现步骤摘要】

本专利技术涉及高速图像传输接口领域，特别涉及一种基于IOSERDES的cameralink接口系统。
技术介绍
随着各种光学相机载荷在卫星平台上的广泛使用，图像信号源作为遥感信息的主要获取方式，其传输方式和信号质量是影响系统性能的重要因素。cameralink接口协议是国家半导体实验室提出的一种开放式的协议，具有规范的物理连接器和连接线缆，因其具有良好的可靠性和抗干扰的能力，使它成为光学相机载荷接口的首要选择。目前cameralink接口的实现大部分是采用控制器加上专用的协议收发芯片来实现，如国家半导体公司的DS90CR287/288，其优点是性能可靠稳定，并得到的广泛的应用验证；其缺点是控制单个的DS90CR287/288需要消耗30个FPGA管脚，cameralink接口的BASE，MEDIUM，FULL模式分别需要1个、2个、3个DS90CR287/288，需要消耗30个、60个、90个FPGA引脚。同时多片DS90CR287/288在电路板布局布线上消耗的空间和资源，也是光学相机载荷小型化，甚至是微型化设计的瓶颈之一。随着FPGA技术的快速发展，很多FPGA引脚具备了LVDS电平标准，同时具备数字阻抗匹配功能，使得基于FPGA的cameralink接口实现成为一种可能。本专利技术提出了一种基于IOSERDES的cameralink接口实现方法，所有的逻辑功能和物理接口都由FPGA实现，使用FPGA的专有资源能够保证高速串并转换和并串转换的正确性，能够替代现有的cameralink协议芯片的全部功能，能够配置成BASE、MEDIUM、FULL三种cameralink工作模式。能够极大的简化cameralink接口的实现，便于移植和维护。
技术实现思路
本专利技术的目的是提供一种基于IOSERDES的cameralink接口系统，cameralink逻辑功能和物理接口都由FPGA实现，使用专有资源能够保证高速串并转换和并串转换的正确性，能够替代现有的cameralink协议芯片的全部功能，能够配置成BASE、MEDIUM、FULL三种cameralink工作模式。能够极大的简化cameralink接口的实现，降低成本，便于移植和维护。为了实现以上目的，本专利技术是通过以下技术方案实现的：一种基于IOSERDES的cameralink接口系统，其通过FPGA实现cameralink接口，其特点是，包含：所述的接收模块包含：差分输入缓存，用于将LVDS的cameralink物理信号转换为单端信号；输入时钟模块，用于对输入的cameralink时钟信号进行倍频、时序对齐和时钟约束；串并转换模块，用于将cameralink接口输入的串行信号按照时序和逻辑转换为并行数据；输入数据逻辑映射模块，用于将串并转换后的并行数据按照第一帧有效信号、第一行有效信号、第一数据有效信号和第一数据信号输出；所述的发送模块包含：输出数据逻辑映射模块，用于将第二帧有效信号、第二行有效信号、第二数据有效信号和第二数据信号组织成并串转换前的逻辑顺序；并串转换模块，用于将并行信号按照cameralink接口输出逻辑转换成串行信号；输出时钟模块，其通过OSERDES模块生成cameralink输出时钟；差分输出缓存，用于将cameralink输出逻辑转换为LVDS物理信号。配置所述输入时钟模块的引脚到FPGA全局时钟上，利用FPGA内部的锁相环或数字时钟管理器对采样时钟进行相位调整及倍频，并对调整后的时钟进行时钟约束，用于ISERDES基于时钟上升沿的串并转换。所述的串并转换模块包含若干个相邻的ISEDES模块，完成比特的串并转换，控制逻辑实现先到达比特位位于转换结果的低位，最后到达比特位位于转换结果的高位的原则。所述的接收模块在BASE、MEDIUM、FULL模式下分别需要1个、2个、3个串并转换模块，对应需要4个、8个、12个ISERDES模块。所述的输入数据逻辑映射模块将并行数据转换为图像像素的灰度值后，将离散的灰度值转换为具有逻辑顺序的图像像素。所述的输出数据逻辑映射模块将帧有效信号、行有效信号、数据有效信号和数据信号逻辑转换成图像数据像素值的排列组合后，将图像数据像素值进一步映射成比特逻辑。所述的并串转换模块包含若干个相邻的OSEDES模块，实现低位先输出，高位后输出。所述的发送模块在BASE、MEDIUM、FULL模式下分别需要1个、2个、3个并串转换模块，对应需要4个、8个、12个OSERDES模块。所述的输出时钟模块利用OSERDES模块进行并串转换，对转换结果进行时钟约束，从FPGA全局时钟管脚输出作为cameralink输出时钟。本专利技术与现有技术相比，具有以下优点：(1)将cameralink的收发逻辑完全在FPGA内部实现，同时FPGA引脚具有LVDS标准，不需要额外使用cameralink协议收发芯片，可大大简化图像采集与显示系统电子学系统，降低成本，使得系统的集成度高，体积小，功耗低。(2)与传统的使用cameralink协议收发芯片相比，full模式下，仅需消耗30个FPGA引脚资源，减小到原来的30％，能够进一步提高FPGA资源利用率。(3)在不需要增减芯片的情况下，无须改动电路板，只须调整逻辑代码，能够实现cameralink的BASE、MEDIUM、FULL三种模式，电路板升级更新方便。附图说明图1为本专利技术接收模块的框图；图2为本专利技术发送模块的框图；图3为本专利技术cameralink输入时钟的相位调整图；图4为本专利技术接收模块BASE、MEDIUM、FULL三种模式示意图；图5为本专利技术cameralink输出时钟的相位控制图；图6为本专利技术发送模块BASE、MEDIUM、FULL三种模式示意图。具体实施方式以下结合附图，通过详细说明一个较佳的具体实施例，对本专利技术做进一步阐述。如图1、2所示，一种基于IOSERDES的cameralink接口系统，其通过FPGA实现cameralink接口，该接口系统包含：接收模块100和发送模块200；所述的接收模块100包含：差分输入缓存，用于将LVDS的cameralink物理信号转换为单端信号，利用FPGA内部的数字阻抗匹配技术实现差分信号的阻抗匹配；输入时钟模块，用于对输入的cameralink时钟信号进行倍频、时序对齐和时钟约束；串并转换模块，其通过ISERDES模块控制逻辑，用于将cameralink接口输入的串行信号按照时序和逻辑转换为并行数据；输入数据逻辑映射模块，用于将串并转换后的并行数据按照帧有效信号、行有效信号、数据有效信号和数据信号输出；上述的发送模块200包含：输出数据逻辑映射模块，用于将帧有效信号、行有效信号、数据有效信号和数据信号组织成并串转换前的逻辑顺序；并串转换模块，其通过OSERDES模块控制逻辑，用于将并行信号按照cameralink接口输出逻辑转换成串行信号；输出时钟模块，其通过OSERDES模块生成cameralink输出时钟；差分输出缓存，用于将cameralink输出逻辑转换为LVDS物理信号。配置所述输入时钟模块的引脚到FPGA全局时钟上，cameralink输入时钟相位为-103°，利用FPGA内部的锁相环或数字时钟管理器本文档来自技高网...

【技术保护点】
一种基于IOSERDES的cameralink接口系统，其通过FPGA实现cameralink接口，其特征在于，包含：所述的接收模块包含：差分输入缓存，用于将LVDS的cameralink物理信号转换为单端信号；输入时钟模块，用于对输入的cameralink时钟信号进行倍频、时序对齐和时钟约束；串并转换模块，用于将cameralink接口输入的串行信号按照时序和逻辑转换为并行数据；输入数据逻辑映射模块，用于将串并转换后的并行数据按照第一帧有效信号、第一行有效信号、第一数据有效信号和第一数据信号输出；所述的发送模块包含：输出数据逻辑映射模块，用于将第二帧有效信号、第二行有效信号、第二数据有效信号和第二数据信号组织成并串转换前的逻辑顺序；并串转换模块，用于将并行信号按照cameralink接口输出逻辑转换成串行信号；输出时钟模块，其通过OSERDES模块生成cameralink 输出时钟；差分输出缓存，用于将cameralink输出逻辑转换为LVDS物理信号。

【技术特征摘要】
1.一种基于IOSERDES的cameralink接口系统，其通过FPGA实现cameralink接口，其特征在于，包含：所述的接收模块包含：差分输入缓存，用于将LVDS的cameralink物理信号转换为单端信号；输入时钟模块，用于对输入的cameralink时钟信号进行倍频、时序对齐和时钟约束；串并转换模块，用于将cameralink接口输入的串行信号按照时序和逻辑转换为并行数据；输入数据逻辑映射模块，用于将串并转换后的并行数据按照第一帧有效信号、第一行有效信号、第一数据有效信号和第一数据信号输出；所述的发送模块包含：输出数据逻辑映射模块，用于将第二帧有效信号、第二行有效信号、第二数据有效信号和第二数据信号组织成并串转换前的逻辑顺序；并串转换模块，用于将并行信号按照cameralink接口输出逻辑转换成串行信号；输出时钟模块，其通过OSERDES模块生成cameralink输出时钟；差分输出缓存，用于将cameralink输出逻辑转换为LVDS物理信号。2.如权利要求1所述的基于IOSERDES的cameralink接口系统，其特征在于，配置所述输入时钟模块的引脚到FPGA全局时钟上，利用FPGA内部的锁相环或数字时钟管理器对采样时钟进行相位调整及倍频，并对调整后的时钟进行时钟约束，用于ISERDES基于时钟上升沿的串并转换。3.如权利要求2所述的基于IOSERDES的cameralink接口系统，其特征在于，所述的串并转换模块包含若干个相邻的ISEDES模块，完成比特的串并转换，控制逻辑实现先到达比特...

【专利技术属性】
技术研发人员：刘玉娇，刘宗明，胡益飞，陈赟，程华奇，李兴隆，
申请(专利权)人：上海航天控制技术研究所，
类型：发明
国别省市：上海;31