【技术实现步骤摘要】
本专利技术属于D触发器
,尤其涉及一种抗单粒子翻转的D触发器。
技术介绍
宇宙空间中存在大量高能粒子(质子、电子、重离子等),集成电路中的时序电路受到这些高能粒子轰击后,其保持的状态有可能发生翻转,此效应称为单粒子翻转效应,单粒子轰击集成电路的LET(线性能量转移)值越高,越容易产生单粒子翻转效应。集成电路中的组合电路受到这些高能粒子轰击后,有可能产生瞬时电脉冲,此效应称为单粒子瞬态效应,单粒子轰击集成电路的LET值越高,产生的瞬时电脉冲持续时间越长,电脉冲越容易被时序电路采集。如果时序电路的状态发生错误翻转,或者单粒子瞬态效应产生的瞬时电脉冲被时序电路错误采集,都会造成集成电路工作不稳定甚至产生致命的错误,这在航天、军事领域尤为严重。因此,对集成电路进行加固从而减少单粒子翻转效应和单粒子瞬态效应越来越重要。D触发器是集成电路中使用最多的时序单元结构之一,其对单粒子翻转的抗性决定了整个集成电路抗单粒子的能力。在有些集成电路中,需要D触发器的状态是可控的,比如能够强制D触发器输入低电平。在现有的D触发器的结构基础上增加信号输入端和电路,可以实现D触发器的结构,能通过信号来控制D触发器的功能,但这种可D触发器抗单粒子翻转能力较差,不适合应用于高可靠性的集成电路芯片。
技术实现思路
本专利技术实施例提供了一种抗单粒子翻转的D触发器,旨在解决现有技术中D触发器抗单粒子翻转能力不高的问题。本专利技术实施例提供了一种抗单粒子翻转的D触发器,所述D触发器包括:时钟信号输入电路、主锁存器缓冲电路、从锁存器缓冲电路、主锁存器及从锁存器,所述主锁存器和所述从锁存器均为双模 ...
【技术保护点】
一种抗单粒子翻转的D触发器,其特征在于,所述D触发器包括:时钟信号输入电路、主锁存器缓冲电路、从锁存器缓冲电路、主锁存器及从锁存器,所述主锁存器和所述从锁存器均为双模冗余加固的锁存器;所述D触发器有两个输入端和两个输出端,两个所述输入端分别为时钟信号输入端CLK和数据信号输入端D,两个所述输出端分别为第一输出端Q和第二输出端QN;所述时钟信号输入电路分别与所述时钟信号输入端CLK、所述主锁存器和所述从锁存器连接;所述主锁存器缓冲电路分别与所述数据信号输入端D、所述主锁存器连接;所述从锁存器缓冲电路分别与所述主锁存器、所述从锁存器连接;所述从锁存器还与所述第一输出端Q及所述第二输出端QN连接。
【技术特征摘要】
1.一种抗单粒子翻转的D触发器,其特征在于,所述D触发器包括:时钟信号输入电路、主锁存器缓冲电路、从锁存器缓冲电路、主锁存器及从锁存器,所述主锁存器和所述从锁存器均为双模冗余加固的锁存器;所述D触发器有两个输入端和两个输出端,两个所述输入端分别为时钟信号输入端CLK和数据信号输入端D,两个所述输出端分别为第一输出端Q和第二输出端QN;所述时钟信号输入电路分别与所述时钟信号输入端CLK、所述主锁存器和所述从锁存器连接;所述主锁存器缓冲电路分别与所述数据信号输入端D、所述主锁存器连接;所述从锁存器缓冲电路分别与所述主锁存器、所述从锁存器连接;所述从锁存器还与所述第一输出端Q及所述第二输出端QN连接。2.如权利要求1所述的抗单粒子翻转的D触发器,其特征在于,所述时钟信号输入电路有一个输入端和一个输出端,一个所述输入端为所述时钟信号输入端CLK,一个所述输出端为CLK1;所述时钟信号输入电路由第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管组成;所述第一PMOS管、所述第二PMOS管的衬底接电源VDD,所述第一NMOS管、所述第二NMOS管的衬底接地;所述第一PMOS管的栅极Pg1连接所述时钟信号输入端CLK,源极Ps1接电源VDD,漏极Pd1连接所述第二PMOS管的源极Ps2;所述第二PMOS管的栅极Pg2连接所述时钟信号输入端CLK,漏极Pd2连接CLK1;所述第一NMOS管的栅极Ng1连接所述时钟信号输入端CLK,源极Ns1连接所述第二NMOS管的漏极Nd2,漏极Nd1连接CLK1;所述第二NMOS管的栅极Ng2连接所述时钟信号输入端CLK,源极Ns2接地。3.如权利要求2所述的抗单粒子翻转的D触发器,其特征在于,所述主锁存器缓冲电路有一个输入端和两个输出端,一个所述输入端为所述数据信号输入端D,两个所述输出端分别为D1和D2;所述主锁存器缓冲电路由第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管组成;所述第三PMOS管、所述第四PMOS管、所述第五PMOS管、所述第六PMOS管、所述第七PMOS管、所述第八PMOS管、所述第九PMOS管、所述第十PMOS管的衬底接电源VDD,所述第三NMOS管、所述第四NMOS管、所述第五NMOS管、所述第六NMOS管、所述第七NMOS管、所述第八NMOS管、所述第九NMOS管、所述第十NMOS管的衬底接地;所述第三PMOS管的栅极Pg3连接所述数据信号输入端D,源极Ps3接电源VDD,漏极Pd3分别连接第四PMOS管的栅极Pg4、第三NMOS管的漏极Nd3、第四NMOS管的栅极Ng4;所述第三NMOS管的栅极Ng3连接所述数据信号输入端D,源极Ns3接地;所述第四PMOS管的源极Ps4接电源VDD,漏极Pd4分别连接第五PMOS管的栅极Pg5、第四NMOS管的漏极Nd4、第五NMOS管的栅极Ng5;所述第四NMOS管源极Ns4接地;所述第五PMOS管的源极Ps5接电源VDD,漏极Pd5分别连接第六PMOS管的栅极Pg6、第五NMOS管的漏极Nd5、第六NMOS管的栅极Ng6;所述第五NMOS管源极Ns5接地;所述第六PMOS管的源极Ps6接电源VDD,漏极Pd6分别连接第六NMOS管的漏极Nd6及D1;所述第六NMOS管的源极Ns6接地;所述第七PMOS管的栅极Pg7连接所述数据信号输入端D,源极Ps7接电源VDD,漏极Pd7分别连接所述第八PMOS管的栅极Pg8、所述第七NMOS管的漏极Nd7、所述第十NMOS管的栅极Ng10;所述第七NMOS管的栅极Ng7分别连接所述第八PMOS管的漏极Pd8、所述第九PMOS管的栅极Pg9、所述第八NMOS管的漏极Nd8,源极Ns7接地;所述第八PMOS管的源极Ps8接电源VDD;所述第八NMOS管的栅极Ng8分别连接所述第九PMOS管的漏极Pd9、所述第十PMOS管的栅极Pg10、所述第九NMOS管的漏极Nd9,源极Ns8接地;所述第九PMOS管的源极Ps9接电源VDD;所述第九NMOS管的栅极Ng9分别连接所述第十PMOS管的漏极Pd10、所述第十NMOS管的漏极Nd10、数据信号输入端D及D2,源极Ns9接地;所述第十PMOS管的源极Ps10接电源VDD;所述第十NMOS管的源极Ns10接地。4.如权利要求3所述的抗单粒子翻转的D触发器,其特征在于,所述主锁存器有十个输入端和一个输出端,其中,四个所述输入端分别与所述时钟信号输入端CLK连接,四个所述输入端分别与CLK1连接,一个所述输入端与D1连接,一个所述输入端与D2连接;一个所述输出端为D3;所述主锁存器由第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS管、第二十一PMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管组成;所述第十一PMOS管、所述第十二PMOS管、所述第十三PMOS管、所述第十四PMOS管、所述第十五PMOS管、所述第十六PMOS管、所述第十七PMOS管、所述第十八PMOS管、所述第十九PMOS管、所述第二十PMOS管、所述第二十一PMOS管的衬底接电源VDD,所述第十一NMOS管、所述第十二NMOS管、所述第十三NMOS管、所述第十四NMOS管、所述第十五NMOS管、所述第十六NMOS管、所述第十七NMOS管、所述第十八NMOS管、所述第十九NMOS管、所述第二十NMOS管、所述第二十一NMOS管的衬底接地;所述第十一NMOS管的栅极Ng11连接CLK,源极Ns11分别连接第十一PMOS管的源极Ps11及D1,漏极Nd11分别连接所述第十一PMOS管的漏极Pd11、所述第十四NMOS管的源极Ns14、所述第十四PMOS管的源极Ps14、所述第十五NMOS管的栅极Ng15、所述第十六PMOS管的栅极Pg16、所述第十七NMOS管的栅极Ng17、所述第十八PMOS管的栅极Pg18;所述第十一PMOS管的栅极Pg11连接CLK1;所述第十二NMOS管的栅极Ng12连接CLK,源极Ns12分别连接第十二PMOS管的源极Ps12及D2,漏极Nd12分别连接所述第十二PMOS管的漏极Pd12、所述第十三NMOS管的源极Ns13、所述第十三PMOS管的源极Ps13、所述第十五PMOS管的栅极Pg15、所述第十六NMOS管的栅极Ng16、所述第十七PMOS管的栅极Pg17、所述第十八NMOS管的栅极Ng18;所述第十二PMOS管的栅极Pg12连接CLK1;所述第十三NMOS管的栅极Ng13连接CLK1,漏极Nd13分别连接所述第十三PMOS管的漏极Pd13、所述第十九PMOS管的漏极Pd19、所述第十九NMOS管的漏极Nd19;所述第十三PMOS管的栅极Pg13连接CLK;所述第十四NMOS管的栅极Ng14连接CLK1,漏极Nd14分别连接所述第十四PMOS管的漏极Pd16、所述第二十PMOS管的漏极Pd20、所述第二十NMOS管的漏极Nd20;所述第十四PMOS管的栅极Pg14连接CLK;所述第十五PMOS管的源极Ps15接电源VDD,漏极Pd15连接所述第十六PMOS管的源极Ps16;所述第十六PMOS管的漏极Pd16分别连接所述第十五NMOS管的漏极Nd15、所述第十九NMOS管的栅极Ng19、所述第二十PMOS管的栅极Pg20、所述第二十一PMOS管的栅极Pg21、所述第二十一NMOS管的栅极Ng21;所述第十五NMOS管的源极Ns15连接所述第十六NMOS管的漏极Nd16;所述第十六NMOS管的源极Ns16接地;所述第十七PMOS管的源极Ps17接电源VDD,漏极Pd17连接所述第十八PMOS管的源极Ps18;所述第十八PMOS管的漏极Pd18分别连接所述第十七NMOS管的漏极Nd17、所述第十九PMOS管的栅极Pg19、所述第二十NMOS管的栅极Ng2...
【专利技术属性】
技术研发人员:贺威,贺凌翔,张准,骆盛,吴庆阳,
申请(专利权)人:深圳大学,
类型:发明
国别省市:广东;44
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