晶圆级半导体封装件及其制造方法技术

本发明专利技术提供了一种晶圆级半导体封装件及其制造方法。半导体封装件包括半导体芯片、导通元件、封装体以及上重布层。半导体芯片具有主动面。导通元件位于该半导体芯片周围，且该导通元件具有第一表面及相对于该第一表面的第二表面。封装体包覆部分的该半导体芯片及部分的该导通元件，该封装体具有第三表面及相对该第三表面的第四表面，其中该导通元件突出于该第四表面。上重布层形成于该第一表面及该第三表面，且电性连接该导通元件与该半导体芯片。

【技术实现步骤摘要】
本申请是2011年2月22日申请的申请号为201110051621.9，专利技术名称为“晶圆级半导体封装件及其制造方法”的专利技术专利申请的分案申请
本专利技术是有关于一种半导体封装件及其制造方法，且特别是有关于一种晶圆级半导体封装件(waferlevelsemiconductorpackage)及其制造方法。
技术介绍
半导体装置日渐复杂，且半导体装置被要求有更小尺寸及更快的处理速度。为了支持增加的功能，包括此些组件的半导体封装件具有大量的接触垫以作为对外电性连接之用，例如作为输入或输出之用。此些接触垫将占据一半导体封装件的大量的表面积。在过去，晶圆级封装可能受限于扇入型(fan-in)结构，其中，最终半导体装置封装件的电性触点及其它组件被限制于由半导体装置的周缘所定义的一面积。为了满足接触垫的增加，晶圆级封装不再限制于扇入型结构，而是支持一扇出型(fan-out)结构。例如，在一扇出型结构，此些接触垫可至少部分地位于由半导体装置的周缘所定义的一面积之外。此些接触垫位于一半导体封装件的多面，例如是半导体封装件的顶面及底面。然而，形成及改善一半导体装置的电性连接方式以增加大量的接触垫可能导致更复杂的工艺。以下描述改善传统技术以发展晶圆级封装件及其制造方法。
技术实现思路
根据本专利技术的第一方面，提出一种半导体封装件。半导体封装件包括半导体芯片、导通元件、封装体以及上重布层。半导体芯片具有主动面。导通元件位于该半导体芯片周围，且该导通元件具有第一表面及相对于该第一表面的第二表面。封装体包覆部分的该半导体芯片及部分的该导通元件，该封装体具有第三表面及相对该第三表面的第四表面，其中该导通元件突出于该第四表面。上重布层形成于该第一表面及该第三表面，且电性连接该导通元件与该半导体芯片。根据本专利技术的第二方面，提出一种形成方法。形成方法包括以下步骤。提供半导体芯片，该半导体芯片具有主动面及相对于该主动面的背面；形成导通元件邻近于该半导体芯片；以封装体包覆部分的该半导体芯片及部分的该导通元件，其中该导通元件突出于该封装体；以及形成重布层于该封装体上以电性连接该半导体芯片及该导通元件。为了对本专利技术的上述及其它方面有更佳的了解，下文特举至少一实施例，并配合附图，作详细说明如下：附图说明图1绘示依照本专利技术的堆栈半导体组件的剖视图。图2绘示依照本专利技术一实施例的图1的半导体封装件中A-A面的剖视图。图3绘示中介层的多种导通孔实施例的剖视图。图4A至4B绘示依照本专利技术的一实施例的包括中介层的半导体封装件的局部的剖视图。图5绘示依照本专利技术的一实施例的中介层的一底面的示意图。图6绘示依照本专利技术一实施例的包括邻近半导体装置的背面的数个导通孔的半导体装置的剖视图。图7绘示依照本专利技术的实施例的半导体封装件的上视剖面图。图8A至图8G绘示依照本专利技术一实施例的形成半导体封装件的一方法。主要组件符号说明：100：堆栈封装组件102、402、602、702：半导体装置104：主动面116、172、472、872：下表面106、118、173：上表面108：侧面111：芯片接合垫114、714：封装体130、132、133：介电层136、137、138、139、146、171：开孔150、152：图案化导电层151、153：重布层170、470、770、870：中介层174、174A、174B、608、774、874、874A、874B：导通孔175：封装接合垫176：上接触垫190、193、193A、193B：导电凸块192、194：半导体封装件202：芯片275、275A、275B、275C、275D：内导电机制282：外介电层440、610：导电机制500：电阻502：电感504：电感606：背面800：中介层晶圆810、820、830：封胶结构814：黏贴层832：实质上共面890：虚线具体实施方式请参照图1，其绘示依照本专利技术的堆栈半导体组件100的剖视图。堆栈半导体组件100包括一半导体封装件192及一半导体封装件194，半导体封装件194位于半导体封装件192之上。半导体封装件194通过数个导电凸块(conductivebump)193电性连接于半导体封装件192。半导体封装件194也可以半导体封装件的任一型式，例如是晶圆级封装件、一BGA封装件及一基板级封装件(substrate-levelpackage)。半导体封装件194可包括一或更多半导体封装件与/或一或更多被动电性组件(passiveelectricalcomponent)的组合。半导体封装件192包括一半导体装置102，半导体装置102包括一下表面104、一上表面106及侧面108，下表面104于本实施例中一主动面，例如是具有多个接合垫(bondpad)的主动面。侧面108邻近半导体装置102的一周缘(periphery)且延伸于下表面104与上表面106之间。在本实施例中，表面104、106及108中至少一者实质上平面(planar)，侧面108具有相对于下表面104或上表面106实质上垂直的方位，然而表面104、106及108亦可变化成其它实施方面。在一实施例中，上表面106半导体装置102的一背面，而下表面104半导体装置102的一主动面。下表面104包括数个芯片接合垫111，其提供半导体装置102与半导体封装件192的导电结构电性输入及输出之用，导电结构例如是一图案化导电层150(于后续说明)。本实施例中，半导体装置102整合电路(integratedcircuit)，然而，一般而言，半导体装置102亦可为任何主动装置(activedevice)、任何被动装置(passivedevice)或其组合，主动装置例如是一光学或其它种类的感知器、一微机电系统(MEMS)。半导体装置102可以是主动芯片。即使半导体装置绘示如半导体封装件192，然而其它实施方面中的半导体封装件192可包括超过一个半导体装置。如图1所示，半导体封装件192亦可包括一封装体114，其邻近半导体装置102设置。本实施例中，封装体114覆盖或包覆部分的半导体装置102及一个或更多之中介层170(于后续说明)的一部分，中介层170例如是数个中介层组件170。封装体114可提供机械稳定性(mechanicalstability)及抵抗氧化、湿度及其它环境条件的保护。本实施例中，封装体114实质上覆盖上表面106及半导体装置102的侧面108，且半导体装置102的下表面104实质上曝露出来或未被封装体114覆盖。封装体114包括一下表面116及一上表面118。本实施例中，下表面116与上表面118中每一者实质上平面，然而下表面116与上表面118亦可变化为其它实施方面。在一实施例中，封装体114可由一封装材料(moldingmaterial)形成。该封装材料可包括酚醛基树脂(Novolac-basedresin)、环氧基树脂(epoxy-basedresin)、硅基树脂(silicone-basedresin)或其它适当的包覆剂。该封装材料亦可包括适当的填充剂(filler)，例如是粉状的二氧化硅。该封装材料可以是预浸渍材料(pre-impregnated(prepreg)material)，例如是预浸渍介电本文档来自技高网...

【技术保护点】
一种半导体封装件，包括：半导体芯片，具有主动面；导通元件，位于该半导体芯片周围，且该导通元件具有第一表面及相对于该第一表面的第二表面；封装体，包覆部分的该半导体芯片及部分的该导通元件，该封装体具有第三表面及相对该第三表面的第四表面，其中该导通元件突出于该第四表面；以及上重布层，形成于该第一表面及该第三表面，且电性连接该导通元件与该半导体芯片。

【技术特征摘要】
2010.11.11 US 12/944,6971.一种半导体封装件，包括：半导体芯片，具有主动面；导通元件，位于该半导体芯片周围，且该导通元件具有第一表面及相对于该第一表面的第二表面；封装体，包覆部分的该半导体芯片及部分的该导通元件，该封装体具有第三表面及相对该第三表面的第四表面，其中该导通元件突出于该第四表面；以及上重布层，形成于该第一表面及该第三表面，且电性连接该导通元件与该半导体芯片。2.如权利要求1所述的半导体封装件，其中该第一表面及该第三表面形成一共平面。3.如权利要求1所述的半导体封装件，其中更包括一装置电性连接该上重布层。4.如权利要求1所述的半导体封装件，其中该导通元件的直径介于10微米至50微米。5.如权利要求1所述的半导体封装件，其中该导通元件包含选自铝、铜、钛及其组合之材料。6.如权利要求1所述的半导体封装件，其中更包括介电层位于该第四表面上，且包围该突出部。7.如权利要求6所述的半导体封装件，...

【专利技术属性】
技术研发人员：约翰·R·杭特，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：中国台湾;71