一种基于能量估算模型的降低处理器漏电功耗方法技术

本发明专利技术涉及一种基于能量估算模型的降低处理器漏电功耗方法，包括下列步骤：判断电路目前所处的状态；根据电路现在的状态计算应用power‑gating技术消耗的能量Ewith_tech和不利用power‑gating技术时消耗的能量Ewithout_tech；求最小空闲时间；若设备空闲时间大于M.I.T,则利用power‑gating技术关断。本发明专利技术可以减小漏电功耗对处理器工作性能的影响，提高ILP处理器中硬件资源的利用率。

【技术实现步骤摘要】

本专利技术属于嵌入式系统低功耗技术设计领域，涉及一种降低处理器漏电功耗方法。
技术介绍
最近几年，智能手机，可穿戴式智能设备等电子产品迅速发展，几乎每个人都拥有一部电子设备，尽管这些电子设备的出现方便了人们的生活，执行速度可以满足大多数用户的使用需求，但是功耗问题却特别突出，经常会影响设备的性能、可靠性和操作时间；特别在互联网+时代，对于计算机、智能机的性能要求越来越高，降低设备的功耗越来越有现实意义。在嵌入式系统中，功耗主要分为动态功耗，短路功耗和静态功耗三种，而静态功耗主要来源于设备处于空闲状态时产生的漏电功耗。而且随着晶体管尺寸的减小，晶体管阈值电压降低，漏电功耗会急剧增加，特别进入深亚微米级的电路，漏电功耗已经变得可以与动态功耗相比拟，将来随着摩尔定律的发展，漏电功耗必将占据总功耗的主导地位，大约到65nm特征尺寸时，漏电功耗就已经与动态功耗差不多相等，所以如何降低处理器的漏电功耗成为关键问题。在电路尺寸较大时，动态功耗占据主导地位，为了降低功耗，时钟门控(ClockGating,CG)技术或者动态电压频率调整(DynamicVoltageandFrequencyScaling,DVFS)技术被广泛应用，但是对于尺寸较小的集成电路，通常是进入90nm工艺或者更小尺寸工艺，CG或者DVFS方法已经不再适用，因为它只能降低动态功耗；随之而来的是许多能降低漏电功耗的技术被提出，其中既能降低动态功耗，又能降低静态功耗的电源门控(PowerGating,PG)技术受到研究人员的青睐，所以本专利主要研究利用power-gating技术降低功耗。为了降低漏电功耗，电源门控(powergating)技术作为电流开关被广泛应用，即通过把空闲的设备关断来降低漏电功耗，图1展示了power-gating技术的电路结构。一个高阈值(VT)的晶体管，常常被称为睡眠晶体管，被插入电路和实际的地之间，当电路部分空闲时，睡眠晶体管被置于关闭模式，因此切断了待机模式(standbymode)时在电源和地之间的漏电路径，这时电路被称作睡眠模式(inactivemode)。为了使电路返回到激活状态，虚拟接地端通过把睡眠晶体管置于开启模式使它变为正常值。因为需要使虚拟接地端放电到真实接地端，所以有一个激活延迟，而且在电路睡眠模式和激活模式之间转换的过程中，内部电路输出电容的充放电，导致在激活的过程中，有一个很大的动态功耗，它限制了电路在两种模式之间转换的时间，所以利用power-gating技术必须充分考虑开启和关断电路的过程中带来的额外的延迟时间和动态功耗。但是目前大多数研究都只是提出利用power-gating结合编译器技术降低功耗，但是却忽略了power-gating技术应用时引起的时间延迟和额外耗能，例如：Tabkhi于2014年提出的AFReP算法，利用power-gating技术确实可以降低漏电功耗，但是却忽略了power-gating技术的限制，这是该算法一个的缺陷。
技术实现思路
本专利技术的目的是考虑power-gating技术带来的时间延迟和额外耗能，提出一种降低处理器漏电功耗方法，本专利技术通过建立估算power-gating技术能量效果的模型，提供一种应用power-gating技术来降低处理器漏电功耗提的方法。本专利技术主要技术方案如下：一种基于能量估算模型的降低处理器漏电功耗方法，包括下列步骤：(1)判断电路目前所处的状态为激活模式，待机模式还是睡眠模式；(2)根据电路现在的状态计算应用power-gating技术消耗的能量Ewith_tech和不利用power-gating技术时消耗的能量Ewithout_tech；(3)求最小空闲时间其中Es-i和Ei-s分别为由待机模式转换为睡眠模式和由睡眠模式转换为待机模式，状态转换过程中消耗的额外能量，Pi和Ps分别为睡眠模式和待机模式消耗的功耗，Ts-i和Ti-s分别为由待机模式转换为睡眠模式和由睡眠模式转换为待机模式，状态转换过程中延迟的时间；(4)若设备空闲时间大于M.I.T,则利用power-gating技术关断。该方法充分考虑power-gating技术带来的时间延迟和额外耗能，提出最小空闲时间的概念和计算方法，只要设备空闲的时间大于M.I.T,则可以利用power-gating技术关断。附图说明图1power-gating技术的电路结构图2不应用power-gating技术功能单元的工作状态图3利用power-gating技术功能单元的工作状态具体实施方式本专利技术，充分考虑power-gating技术应用过程中的延迟和功耗，提出降低漏电功耗的能量计算方法，无论是粗粒度的power-gating技术还是细粒度的power-gating技术都非常适用，以后可以与编译器技术结合，降低功耗，提高处理器的性能。下面结合附图和实施例对本专利技术进行说明。(1)判断电路所处的状态。电路可以被分为以下三种状态：①激活模式(activemode)，电路执行操作，同时消耗动态功耗和静态功耗，消耗的总功耗定义为Pa；②待机模式(standbymode)，电路是开启的，但是为空闲状态，不执行任何操作，等待执行操作，此时只消耗静态功耗为Ps；③睡眠模式(inactivemode)，此时电路通过power-gating技术关断，消耗的静态功耗被降低，为Pi；(2)计算应用power-gating技术时消耗的能量Ewith_tech和不应用power-gating技术时消耗的能量Ewithout_tech；不应用power-gating时，电路状态为待机模式，功耗为Ps，空闲时间为tidle，则Ewithout_tech计算方法为公式(1)；应用power-gating时，电路状态为睡眠模式，功耗为Pi，睡眠模式持续的时间为空闲时间tidle与状态转换时间ts-i和ti-s之差，状态转换过程中消耗的能量为Es-i和Ei-s，则Ewith_tech计算方法为公式(2)。Ewithout_tech＝Ps*tidle(1)Ewith_tech＝Pi*(tidle-ts-i-ti-s)+Es-i+Ei-s(2)(3)为了达到省电的目的，应用power-gating技术时电路消耗的能量需小于于不应用power-gating技术时消耗的能量，即Ewith_tech≤Ewithout_tech。则：Ps*tidle≥Pi*(tidle-ts-i-ti-s)+Es-i+Ei-s则：所以为了达到省电的目的，电路的最小空闲时间M.I.T.应为公式(3)举例说明：需要的参数：设电路的时钟周期为1ns，Ps＝5mW,Pi＝1mW,ts-i＝ti-s＝0.5ns,Es-i＝Ei-s＝6pJ则不应用power-gating技术时，图2中FU1有1个时钟周期的空闲，FU2有1个时钟周期的空闲，FU3有2个时钟周期的空闲，则消耗的总能量为：Ewithout_tech＝Ps*1+Ps*1+Ps*2＝20pJ因为最小空闲时间M.I.T待人公式(3),得M.I.T＝1.25ns，所以FU3可以利用power-gating技术关断，来降低能量。即为图3，图3中FU1有1个时钟周期空闲，FU2有1个时钟周期空闲，FU3有2个时钟周本文档来自技高网...

【技术保护点】
一种基于能量估算模型的降低处理器漏电功耗方法，包括下列步骤：(1)判断电路目前所处的状态为激活模式，待机模式还是睡眠模式；(2)根据电路现在的状态计算应用power‑gating技术消耗的能量Ewith_tech和不利用power‑gating技术时消耗的能量Ewithout_tech；(3)求最小空闲时间其中Es‑i和Ei‑s分别为由待机模式转换为睡眠模式和由睡眠模式转换为待机模式，状态转换过程中消耗的额外能量，Pi和Ps分别为睡眠模式和待机模式消耗的功耗，Ts‑i和Ti‑s分别为由待机模式转换为睡眠模式和由睡眠模式转换为待机模式，状态转换过程中延迟的时间；(4)若设备空闲时间大于M.I.T,则利用power‑gating技术关断。

【技术特征摘要】
1.一种基于能量估算模型的降低处理器漏电功耗方法，包括下列步骤：(1)判断电路目前所处的状态为激活模式，待机模式还是睡眠模式；(2)根据电路现在的状态计算应用power-gating技术消耗的能量Ewith_tech和不利用power-gating技术时消耗的能量Ewithout_tech；(3)求最小空闲时间其中Es-...

【专利技术属性】
技术研发人员：梁煜，佟玉凤，张为，
申请(专利权)人：天津大学，
类型：发明
国别省市：天津;12