一种并行加扰装置及并行加扰方法制造方法及图纸

技术编号:14628352 阅读:121 留言:0更新日期:2017-02-12 19:25
本发明专利技术涉及通用公共无线电接口CPRI光纤传输技术领域,尤其涉及一种并行加扰装置及并行加扰方法,包括:并行扰码产生器,选择判断器,异或运算器;并行扰码产生器的输出端与选择判断器的输入端相连;选择判断器的输出端与所述异或运算器的输入端相连;并行扰码产生器用于在K个时钟周期内产生M个扰码;其中,每个扰码包含N位,K为正整数,M为正整数,N为正整数。该装置通过并行扰码产生器,可在K个时钟周期内产生M个扰码,其中,每个扰码包含N位,即在一个时钟周期内可产生(M*N)/K位扰码,增加了每时钟周期产生扰码的位数,在要求同等速率发送扰码的情况下,降低了扰码产生器的工作频率,因而降低了设备成本和涉及难度。

【技术实现步骤摘要】

本申请涉及CPRI光纤传输
,尤其涉及一种并行加扰装置及并行加扰方法
技术介绍
由于移动通信的高速发展,2G,3G,4G空口带宽的增加,必然导致移动通信设备内部处理数据量和传输数据量的增加,从而对BBU(BuildingBasebandUnit,基带处理单元)+RRU(RadioRemoteUnit,射频拉远单元)之间的光纤传输提出更高的要求,那么CPRI(CommonPublicRadioInterface,通用公共无线电接口)的传输速率也从最初的614.4Mbit/s,1228.8Mbit/s等一直飙升到9830.4Mbit/s甚至更高。为了更加可靠的传输高速数据因此在CPRI在4915.2Mbit/s以上速率是推荐采用加扰方式来提高传输系统的可靠性。传统的加扰方式为使用串行扰码产生器,在一个时钟周期内产生扰码中的一位,以产生8位的扰码为例,在每个时钟周期内产生扰码中的一位,并将该位进行缓存,经过8个时钟周期,可以产生8位的扰码,然后从缓存池中取出该8位的扰码本文档来自技高网...
一种并行加扰装置及并行加扰方法

【技术保护点】
一种并行加扰装置,其特征在于,包括:并行扰码产生器,选择判断器,异或运算器;所述并行扰码产生器的输出端与所述选择判断器的输入端相连;所述选择判断器的输出端与所述异或运算器的输入端相连;所述并行扰码产生器用于在K个时钟周期内产生M个扰码;其中,每个扰码包含N位,K为正整数,M为正整数,N为正整数。

【技术特征摘要】
1.一种并行加扰装置,其特征在于,包括:并行扰码产生器,选择判断
器,异或运算器;
所述并行扰码产生器的输出端与所述选择判断器的输入端相连;
所述选择判断器的输出端与所述异或运算器的输入端相连;
所述并行扰码产生器用于在K个时钟周期内产生M个扰码;其中,每个
扰码包含N位,K为正整数,M为正整数,N为正整数。
2.如权利要求1所述的装置,其特征在于,所述选择判断器,用于接收
所述并行扰码产生器发送的在K个时钟周期内产生的M个扰码,并根据接收
到的控制指令,选择将所述M个扰码发送至异或运算器,或者将M个全零序
列发送至所述异或运算器;其中,每个全零序列包含N位;
所述异或运算器,用于接收所述选择判断器发送的M个扰码或者M个全
零序列,并将所述M个扰码或者M个全零序列与原始数据进行异或运算。
3.如权利要求1所述的装置,其特征在于,所述并行扰码产生器,具体
包括:
多个移位寄存器,多个异或门电路;
一个异或门电路的两个输入端分别与两个移位寄存器的输出端连接;或者
一个异或门电路的两个输入端分别与一个移位寄存器的输出端和一个不
同的异或门电路的输出端相连。
4.如权利要求3所述的装置,其特征在于,所述并行扰码产生器,具体
用于:
接收31位扰码种子初始值,并分别装载到31位移位寄存器;
根据所述31位移位寄存器中的值,在K个时钟周期内生成M个扰码;
将所述M个扰码发送至所述选择判断器,并用所述M个扰码中的31位更
新所述31位移位寄存器;其中,M*N不小于32。
5.如权利要求4所述的装置,其特征在于,所述K个时钟周期内产生的

\tM个扰码中的M*N位分别为Z31=C3^C0,Z30=(C6^C3)^(C3^C0),
Zn=Cn+4^Cn+1(0≤n≤26),Zn=(C(n-27)+3^Cn-27)^Cn+1(27≤n≤29);其中,Z31为第31位扰码,Zn为第n位扰码,Cn+4为第n+4位移位寄存器的值,Cn+1为
第n+1位移位寄存器的值,C(n-27)+3为第(n-27)+3位移位寄存器的值,Cn-27为
第n-27位移位寄存器的值,0≤n≤29,M*N=32。
6.如权利要求5所述的装置,其特征在于,所述K为1,所述M为1,
所述N为32;
所述1个时钟周期内产生的1个扰码为[Z31:Z0],其中,[Z31:Z0]包含
32位;或者
所述K为2,所述M为2,所述N为16;
所述2个时钟周期内产生的2个扰码分别为[Z15:Z0]和[Z31:Z16],其中,
[Z15:Z0]和[Z31:Z16]分别包含16位;或者
所述K为4,所述M为4,所述N为8;
所述4个时钟周期内产生的4个扰码分别为[Z7:Z0],[Z15:Z8],
[Z23:Z16]和[Z31:Z24],其中,[Z7:Z0],[Z15:Z8],[Z23:Z16]和
[Z31:Z24]分别包含8位;或者
所述K为8,所述M为8,所述N为4;
所述8个时钟周期内产生的8个扰码分别为[Z3:Z0],[Z7:Z4],
[Z11:Z8],[Z15:Z12],[Z19:Z16],[Z23:Z20],[Z27:Z24]和[Z31:Z28],
其中,[Z3:Z0],[Z7:Z4],[Z11:Z8],[Z15:Z12],[Z19:Z16],[Z23:Z20],
[Z27:Z24]和[Z31:Z28]分别包含4位;或者
所述K为16,所述M为16,所述N为2;
所述16个时钟周期内产生的16个扰码分别为[Z1:Z0],[Z3:Z2],

\t[Z5:Z4],[Z7:Z6],[Z9:Z8],[Z11:Z10],[Z13:Z12],[Z15:Z14],
[Z17:Z16],[Z19:Z18],[Z21:Z20],[Z23:Z22],[Z25:Z24],[Z27:Z26],
[Z29:Z28]和[Z31:Z30],其中,[Z1:Z0],[Z3:Z2],[Z5:Z4],[Z7:Z6],
[Z9:Z8],[Z11:Z10],[Z13:Z12],[Z15:Z14],[Z17:Z16],[Z19:Z18],
[Z21:Z20],[Z23:Z22],[Z25:Z24],[Z27:Z26],[Z29:Z28]和[Z31:Z30]
分别包含2位;或者
所述K为32,所述M为32,所述N为1;
所述32个时钟周期内产生的32个扰码分别为Z0,Z1,Z2,Z3,Z4,Z5,
Z6,Z7,Z8,Z9,Z10,Z11,Z12,Z13,Z14,Z15,Z16,Z17,Z18,Z19,Z20,
Z21,Z22,Z23,Z24,Z25,Z26,Z27,Z28,Z29,Z30和Z31。
7.如权利要求5所述的装置,其特征在于,所述K为1,所述M为2,
所述N为16;
所述1个时钟周期内产生的2个扰码分别为[Z15:Z0]和[Z31:Z16],其
中,[Z15:Z0]和[Z31:Z16]分别包含16位;或者
所述K为1,所述M为4,所述N为8;
所述1个时钟周期内产生的4个扰码分别为[Z7:Z0],[Z15:Z8],
[Z23:Z16]和[Z31:Z24],其中,[Z7:Z0],[Z15:Z8],[Z23:Z16]和
[Z31:Z24]分别包含8位;或者
所述K为1,所述M为8,所述N为4;
所述1个时钟周期内产生的8个扰码分别为[Z3:Z0],[Z7:Z4],
[Z11:Z8],[Z15:Z12],[Z19:Z16],[Z23:Z20],[Z27:Z24]和[Z31:Z28],
其中,[Z3:Z0],[Z7:Z4],[Z11:Z8],[Z15:Z12],[Z19:Z16],[Z23:Z20],

\t[Z27:Z24]和[Z31:Z28]分别包含4位;或者
所述K为1,所述M为16,所述N为2;
所述1个时钟周期内产生的16个扰码分别为[Z1:Z0],[Z3:Z2],
[Z5:Z4],[Z7:Z6],[Z9:Z8],[Z11:Z10],[Z13:Z12],[Z15:Z14],
[Z17:Z16],[Z19:Z18],[Z21:Z20],[Z23:Z22],[Z25:Z24],[Z27:Z26],
[Z29:Z28]和[Z31:Z30],其中,[Z1:Z0],[Z3:Z2],[Z5:Z4],[Z7:Z6],
[Z9:Z8],[Z11:Z10],[Z13:Z12],[Z15:Z14],[Z17:Z16],[Z19:Z18],
[Z21:Z20],[Z23:Z22],[Z25:Z24],[Z27:Z26],[Z29:Z28]和[Z31:Z30]
分别包含2位;或者
所述K为1,所述M为32,所述N为1;
所述1个时钟周期内产生的32个扰码分别为Z0,Z1,Z2,Z3,Z4,Z5,
Z6,Z7,Z8,Z9,Z10,Z11,Z12,Z13,Z14,Z15,Z16,Z17,Z18,Z19,Z20,
Z21,Z22,Z23,Z24,Z25,Z26,Z27,Z28,Z29,Z30和Z31。
8.如权利要求4所述的装置,其特征在于,所述M为1,所述N为32*K;
所述并行扰码产生器,具体用于:
分别将在K个时钟周期内产生的K个32位序列并缓存;
根据缓存的所述K个32位序列,生成一个扰码。
9.如权利要求4所述的装置,其特征在于,所述K为1,所述M为1;
所述并行扰码产生器,具体用于:
在一个时钟周期内产生一个32位序列,并根据所述32位序列迭代生成
(L-1)个32位序列;
根据所述生成的32位序列以及迭代生成的(L-1)个32位序列,生成一
个扰码;其中,L为大于1的整数,且N=32*L。
10.如权利要求1所述的装置,其特征在于,所述并行扰码产生器,具体

\t包括:
31个移位寄存器和37个异或门电路;
第i个移位寄存器的输出端和第i+3个移位寄存器的输出...

【专利技术属性】
技术研发人员:许景兆
申请(专利权)人:京信通信技术广州有限公司
类型:发明
国别省市:广东;44

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