一种功率金属氧化物半导体场效应晶体管及其制作方法技术

本发明专利技术提供一种功率金属氧化物半导体场效应晶体管，该晶体管包括外延层、体区、栅电极和氧化层，外延层是预先生长的，并在外延层的顶面设有沟槽。体区位于沟槽之间，并向外延层的底面方向延伸至预定位置。栅电极位于沟槽内，且平行于体区的延伸方向，栅电极包括两个第一栅电极和位于第一栅电极之间的中央栅电极，第一栅电极的长度大于体区深度，且小于中央栅电极的长度。中央栅电极用于接低电位时，耗尽外延层和/或，接高电位时，增强体区中的导通沟道和/或感应外延层的多数载流子。氧化层附于沟槽的底部、侧壁和第一栅电极的侧表面。本发明专利技术提供的功率金属氧化物半导体场效应晶体管，能够提高耐压能力和开关速度，并降低导通电阻。

【技术实现步骤摘要】

本专利技术属于半导体器件
，尤其涉及一种功率金属氧化物半导体场效应晶体管。
技术介绍
沟槽式金属氧化物半导体场效应晶体管(TrenchMOSFET)是近几年迅速发展起来的新型功率器件。沟槽式金属氧化物半导体场效应晶体管(TrenchMOSFET)比双极型功率器件具有更多优良性能，例如：高输入阻抗，低驱动电流，没有少子存储效应，开关速度快，工作频率高，具有负的电流温度系数，并有良好的电流自调节能力，可有效地防止电流局部集中和热点的产生，电流分布均匀，容易通过并联方式增加电流容量，具有较强的功率处理能力，热稳定性好，安全工作区大，没有二次击穿等，已广泛应用于各种电子设备中，如高速开关电路，开关电源，不间断电源，高功率放大电路，高保真音响电路，射频功放电路，电力转换电路，电机变频电路，电机驱动电路，固体继电器，控制电路与功率负载之间的接口电路等。传统沟槽式金属氧化物半导体场效应晶体管(TrenchMOSFET)的具体结构，结合图4，以NMOS为例，硅片100背面作为漏电极110，硅片100上制造外延层101，在外延层101中挖沟槽102，在沟槽102中生长一层栅氧化层103，然后再淀积栅电极104，在栅电极104和源电极109之间有隔离层107(BPSG)。在外延层103中离子注入体区105的P型杂质和源区106的N型杂质，欧姆接触区108的P型杂质的浓度相对体区105的杂质浓度更高。但是，这种传统结构的沟槽式金属氧化物半导体场效应晶体管(TrenchMOSFET)会限制器件的耐压。若提高器件的击穿电压，则需降低外延层101的掺杂浓度，器件的导通电阻就会升高，功耗加大。同时，栅电极104、栅极氧化层103和漏极组成寄生电容，限制了晶体管的开关速度，增大了晶体管的开关损耗。
技术实现思路
本专利技术旨在提供一种功率金属氧化物半导体场效应晶体管，提高器件的耐压能力和器件的开关速度，并且降低器件的导通电阻。本专利技术提供一种功率金属氧化物半导体场效应晶体管，该晶体管包括外延层、体区、栅电极和氧化层，外延层是预先生长的，并在外延层的顶面设有沟槽。体区位于沟槽之间，并向外延层的底面方向延伸至预定位置。栅电极位于沟槽内，且平行于体区的延伸方向，栅电极包括两个第一栅电极和位于第一栅电极之间的中央栅电极，第一栅电极的长度大于体区深度，且小于中央栅电极的长度，中央栅电极，用于接低电位时，耗尽外延层和/或，接高电位时，增强体区中的导通沟道和/或感应外延层的多数载流子。氧化层附于沟槽的底部、侧壁和第一栅电极的侧表面。进一步地，氧化层包括第一栅极氧化层和中央栅极氧化层，第一栅极氧化层位于沟槽的上部侧壁及第一栅电极的侧表面，用于将第一栅电极和体区及中央栅电极隔开。中央栅极氧化层位于沟槽的底部，并延伸于沟槽侧壁，止于第一栅电极的底面，用于电隔离中央栅电极和外延层。进一步地，中央栅极氧化层的厚度大于第一栅极氧化层的厚度。进一步地，中央栅极氧化层的厚度值还大于设定值。进一步地，中央栅电极连接低电位时，第一栅电极接零电位，用于电关闭晶体管。中央栅电极连接高电位时，第一栅电极处于正向偏置，用于电开启晶体管。进一步地，两个第一栅电极的顶面相齐平。进一步地，栅电极的材质是多晶硅。本专利技术还提供一种功率金属氧化物半导体场效应晶体管制作方法，该方法具体步骤包括:步骤S1：在衬底上生长掺杂杂质的外延层；步骤S2：从外延层的顶面向底面挖入沟槽；步骤S3：在外延层的顶面及沟槽中热生长氧化层；步骤S4：在氧化层上淀积多晶硅，形成中央栅电极；步骤S5：刻蚀氧化层至设定位置，形成中央栅极氧化层；步骤S6：热生长第二氧化层，形成位于外延层和中央栅电极之间的第一栅电极孔；步骤S7：在第二氧化层上淀积多晶硅，形成第一栅电极；步骤S8：离子注入，形成位于沟槽之间的体区，淀积隔离氧化层和金属，形成源极和漏极，形成晶体管。进一步地，在该制作方法的步骤S4中，形成中央栅电极具体步骤包括：淀积多晶硅于氧化层的表面，并填充沟槽，再进行刻蚀，除去沟槽之外的多晶硅，形成中央栅电极；进一步地，在该制作方法的步骤S7中，形成第一栅电极具体步骤包括：淀积多晶硅于氧化层的表面，并填充第一栅电极孔，再进行刻蚀，除去第一栅电极孔之外的多晶硅，形成第一栅电极。进一步地，在该制作方法的步骤S8中，淀积隔离氧化层和金属，形成源极具体步骤包括：淀积隔离氧化层，并在沟槽之间进行刻蚀，形成接触孔，再离子注入于欧姆接触区，与淀积的金属接触，形成源极。本专利技术提供的功率金属氧化物半导体场效应晶体管，当晶体管反向偏置时，中央栅电极与源极短接，或者单独接地端，第一栅电极接零电位，此时能够电关闭晶体管。中央栅电极使电场向电流的垂直方向耗尽外延层。在外延层的相对侧通常存在相同的中央栅电极的结构，从两侧耗尽外延层，使外延层中的杂质离子浓度降低。同时，体区是注入掺杂P型杂质离子区域，外延层是掺杂N型杂质区域，体区和外延层相互耗尽载流子，使外延层的杂质离子浓度再次降低。外延层的杂质离子浓度降低，晶体管的击穿电压升高，器件的耐压能力增强。即在晶体管的外延层掺杂相同的杂质浓度时，本专利技术的晶体管具备更高的击穿电压。当晶体管正向导通时，中央栅电极接高电位，第一栅电极处于正向偏置，此时能够电开启晶体管，中央栅电极与第一栅电极同时作用在导通沟道上，吸引更多的电子，加强导通沟道的开启程度，减小导通沟道部分的导通电阻。中央栅电极接高电位，在中央栅电极和第一栅电极的非重叠部分，即外延层，就会感应出更多的电子，进一步减小外延层部分导通电阻，压降减小。同时，在晶体管达到相同的击穿电压时，本专利技术晶体管的外延层，能够掺杂的杂质离子浓度能够更高，此时，正向导通时的外延层的电阻率降低，再次降低了外延层部分的导通电阻，即在晶体管的击穿电压相同时，本专利技术的晶体管具备更低的导通电阻。本专利技术晶体管的中央栅电极将第一栅电极与漏极隔开，第一栅电极的长度大于体区的深度，且小于中央栅电极的长度，在外延层201的厚度不变时，由于中央栅电极和中央栅极氧化层的存在，第一栅电极与漏极之间的间隔距离加大，相当于增加了由栅极和漏极组成的寄生电容间的场板间距，间距增大，寄生电容减小，即第一栅电极到漏极的寄生电容减小，使晶体管可以工作在较高的频率范围，能够提高开关速度和降低开关损耗。因此，本专利技术提供的功率金属氧化物半导体场效应晶体管，能够提高器件的耐压能力和器件的开关速度，并且降低器件的导通电阻。本实施例提供的晶体管制作方法，通本文档来自技高网...

【技术保护点】
一种功率金属氧化物半导体场效应晶体管，其特征在于，包括：外延层、体区、栅电极和氧化层，所述外延层是预先生长的，并在外延层的顶面设有沟槽；所述体区位于所述沟槽之间，并向所述外延层的底面方向延伸至预定位置；所述栅电极位于所述沟槽内，且平行于所述体区的延伸方向，所述栅电极包括两个第一栅电极和位于所述第一栅电极之间的中央栅电极，所述第一栅电极的长度大于所述体区深度，且小于所述中央栅电极的长度，所述中央栅电极，用于接低电位时，耗尽所述外延层和/或，接高电位时，增强所述体区中的导通沟道和/或感应所述外延层的多数载流子；所述氧化层附于所述沟槽的底部、侧壁和所述第一栅电极的侧表面。

【技术特征摘要】
1.一种功率金属氧化物半导体场效应晶体管，其特征在于，包括：
外延层、体区、栅电极和氧化层，
所述外延层是预先生长的，并在外延层的顶面设有沟槽；
所述体区位于所述沟槽之间，并向所述外延层的底面方向延伸至预定位置；
所述栅电极位于所述沟槽内，且平行于所述体区的延伸方向，
所述栅电极包括两个第一栅电极和位于所述第一栅电极之间的中央栅电极，
所述第一栅电极的长度大于所述体区深度，且小于所述中央栅电极的长度，
所述中央栅电极，用于接低电位时，耗尽所述外延层和/或，接高电位时，增强所述体区
中的导通沟道和/或感应所述外延层的多数载流子；
所述氧化层附于所述沟槽的底部、侧壁和所述第一栅电极的侧表面。
2.根据权利要求1所述的晶体管，其特征在于，
所述氧化层包括第一栅极氧化层和中央栅极氧化层，
所述第一栅极氧化层位于所述沟槽的上部侧壁及所述第一栅电极的侧表面，用于将所述
第一栅电极和所述体区及所述中央栅电极隔开；
所述中央栅极氧化层位于所述沟槽的底部，并延伸于所述沟槽侧壁，止于所述第一栅电
极的底面，用于电隔离所述中央栅电极和所述外延层。
3.根据权利要求2所述的晶体管，其特征在于，
所述中央栅极氧化层的厚度大于所述第一栅极氧化层的厚度。
4.根据权利要求2所述的晶体管，其特征在于，
所述中央栅极氧化层的厚度值还大于设定值。
5.根据权利要求1所述的晶体管，其特征在于，
所述中央栅电极连接低电位时，第一栅电极接零电位，用于电关闭所述晶体管；
所述中央栅电极连接高电位时，第一栅电极处于正向偏置，用于电开启所...

【专利技术属性】
技术研发人员：王新，
申请(专利权)人：晶科华兴集成电路深圳有限公司，
类型：发明
国别省市：四川;51