用于芯片封装件的结构和形成方法技术

本发明专利技术提供了一种芯片封装件的结构和形成方法。该芯片封装件包括具有许多半导体管芯的芯片堆叠件。该芯片封装件还包括半导体芯片，且半导体芯片高于芯片堆叠件。该芯片封装件还包括覆盖芯片堆叠件的顶部和侧壁以及半导体芯片的侧壁的封装层。本发明专利技术实施例涉及用于芯片封装件的结构和形成方法。

【技术实现步骤摘要】
优先权声明和交叉引用本申请要求于2015年7月2日提交的美国临时申请第62/188,169号的优先权，其全部内容结合于此作为参考。
本专利技术实施例涉及用于芯片封装件的结构和形成方法。
技术介绍
半导体器件用于诸如个人电脑、手机、数码相机和其他电子设备的各种电子应用中。通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体层以及使用光刻和蚀刻工艺图案化各个材料层以在半导体衬底上形成电路组件和元件来制造这些半导体器件。半导体工业通过不断减小最小化部件尺寸来继续提高各种电子组件(如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成到给定的面积中。在一些应用中，这些更小的电子组件也使用利用更小的面积和更小的高度的更小的封装件。已经发展了新的封装技术以提高半导体器件的密度和功能。这些用于半导体器件的相对新型的封装技术面临制造的挑战。
技术实现思路
根据本专利技术的一个实施例，提供了一种芯片封装件，包括：芯片堆叠件，包括多个半导体管芯；半导体芯片，其中，所述半导体芯片高于所述芯片堆叠件；以及封装层，覆盖所述芯片堆叠件的顶部和侧壁以及所述半导体芯片的侧壁。根据本专利技术的另一实施例，还提供了一种芯片封装件，包括：第一半导体芯片；第二半导体芯片；以及模塑料层，围绕所述第一半导体芯片和所述第二半导体芯片，其中，所述模塑料层覆盖所述第一半导体芯片的顶面，以及所述模塑料层的顶面与所述第二半导体芯片的顶面基本上共面。根据本专利技术的又一实施例，还提供了一种用于形成芯片封装件的方法，包括：将第一半导体芯片和第二半导体芯片接合在衬底上方；在所述衬底上方形成封装层以包封所述第一半导体芯片和所述第二半导体芯片；以及平坦化所述封装层从而暴露所述第二半导体芯片的顶面，且所述第一半导体芯片的顶面被所述封装层覆盖。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。图1A至图1F是根据一些实施例的用于形成芯片封装件的工艺的各个阶段的截面图。图2是根据一些实施例的芯片封装件的截面图。图3A至图3E是根据一些实施例的用于形成芯片封装件的工艺的各个阶段的截面图。图4是根据一些实施例的芯片封装件的截面图。图5是根据一些实施例的芯片封装件的截面图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。描述本专利技术的一些实施例。图1A至图1F是根据一些实施例的用于形成芯片封装件的工艺的各个阶段的截面图。可以在图1A至图1F描述的阶段之前、期间和/或之后提供额外的操作。对于不同的实施例，描述的一些阶段可以被替换或消除。可以将额外的部件添加至半导体器件结构。对于不同的实施例，可以替代或消除以下所描述的一些部件。虽然通过按照特定的顺序实施操作来论述一些实施例，但可以以另一逻辑顺序来实施这些操作。根据一些实施例，如图1A所示，在衬底180上方接合半导体芯片10以及芯片堆叠件20和30。在一些实施例中，半导体芯片10高于芯片堆叠件20或30。在一些实施例中，半导体芯片10包括半导体衬底100和在半导体衬底100上形成的互连结构(未示出)。例如，在半导体衬底100的底面上形成互连结构。互连结构包括多个层间介电层和在层间介电层中形成的多个导电部件。这些导电部件包括导电线、导电通孔和导电接触件。导电部件的一些部分可以用作导电焊盘。在一些实施例中，在半导体衬底100中形成各种器件元件。各种器件元件的实例包括晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET/NFET)等)、二极管和/或其他合适的元件。器件元件通过互连结构互连以形成集成电路器件。集成电路器件包括逻辑器件、存储器件(例如，静态随机存取存储器，SRAM)、射频(RF)器件、输入/输出(I/O)器件、芯片上系统(SoC)、器件的其他适用的类型或它们的组合。在一些实施例中，半导体芯片10是包括多个功能的芯片上系统(SoC)芯片。在一些实施例中，芯片堆叠件20和30的每个包括堆叠的多个半导体管芯。如图1A所示，芯片堆叠件20包括半导体管芯200、202A、202B、202C、202D、202E、202F、202G和202H。在一些实施例中，芯片堆叠件20包括包封和保护半导体管芯的模塑料层210。模塑料层210可以包括环氧树脂(具有填料分散在环氧树脂中)。填料可以包括绝缘纤维、绝缘颗粒、其他合适的元素或它们的组合。在一些实施例中，半导体管芯202A、202B、202C、202D、202E、202F、202G和202H是存储器管芯。存储器管芯可以包括诸如静态随机存取存储器(SRAM)器件、动态随机存取存储器(DRAM)器件、其他合适的器件或它们的组合的存储器器件。在一些实施例中，半导体管芯200是电连接至存储器管芯(堆叠在半导体管芯200上)的控制管芯。芯片堆叠件20可以用作高带宽存储器(HBM)。在一些实施例中，芯片堆叠件30也是包括多个堆叠的存储器管芯的高带宽存储器。可以对本专利技术的实施例做出许多改变和/或修改。在一些实施例中，芯片堆叠件20和30的一个仅包括一个芯片。在这些情况下，参考标号20或30可以用于表示半导体芯片。如图1A所示，在一些实施例中，在这些半导体管芯200、202A、202B、202C、202D、202E、202F、202G和202H之间形成导电接合结构206以将它们接合在一起。在一些实施例中，导电接合结构206的每个包括金属柱和/或焊料凸块。在一些实施例中，底部填充元件208形成在这些半导体管芯之间以围绕和保护导电接合结构206。在一些实施例中，底部填充元件208包括具有环氧树脂(填料分散在环氧树脂中)。填料可以包括绝缘纤维、绝缘颗粒、其他合适的元素或它们的组合。在一些实施例中，分散在底部填充元件208中的填料的尺寸和/或密度小于那些分散在模塑料层210中的填料的尺寸和/或密度。在一些实施例中，如图1A所示，在芯片堆叠件20中的一些半导体管芯中形成多本文档来自技高网...

【技术保护点】
一种芯片封装件，包括：芯片堆叠件，包括多个半导体管芯；半导体芯片，其中，所述半导体芯片高于所述芯片堆叠件；以及封装层，覆盖所述芯片堆叠件的顶部和侧壁以及所述半导体芯片的侧壁。

【技术特征摘要】
2015.07.02 US 62/188,169;2016.01.21 US 15/003,1501.一种芯片封装件，包括：芯片堆叠件，包括多个半导体管芯；半导体芯片，其中，所述半导体芯片高于所述芯片堆叠件；以及封装层，覆盖所述芯片堆叠件的顶部和侧壁以及所述半导体芯片的侧壁。2.根据权利要求1所述的芯片封装件，其中，所述半导体芯片的顶面未被所述封装层覆盖。3.根据权利要求1所述的芯片封装件，还包括衬底，其中，所述芯片堆叠件和所述半导体芯片通过导电接合结构接合在所述衬底上。4.根据权利要求3所述的芯片封装件，其中，所述衬底是半导体衬底。5.根据权利要求4所述的芯片封装件，还包括穿透所述衬底且电连接至所述导电接合结构的一个导电接合结构的导电部件。6.根据权利要求3所述的芯片封装件...

【专利技术属性】
技术研发人员：魏文信，吴集锡，余振华，胡宪斌，侯上勇，陈伟铭，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71