一种提升高性能集成电路产出的速度分级优化结构及方法技术

一种提升高性能集成电路产出的速度分级优化结构及方法，该结构内嵌在集成电路中，其特征在于：集成电路芯片包含N条关键路径，关键路径A、关键路径B、……及关键路径N，它们共同构成一个关键路径集合{A,B...N}，这N条路径的时延决定了集成电路的速度等级。所采用的方法为：1、选择关键路径；2、集成电路速度分级优化结构的插入；3、在频率分界Fi下对集成电路芯片进行测试；4、获得原始的速度分级结果；5、进行速度分级优化；6、在频率分界Fi下重新进行测试；7、重新划分被测集成电路芯片的速度等级；8、决定速度等级并计算速度分级优化率；9、标定集成电路芯片的速度等级以及工作频率。

【技术实现步骤摘要】

本专利技术涉及一种集成电路芯片速度分级优化结构及优化方法，更确切的说，是一种适用于在集成电路芯片速度分级过程中提升高性能集成电路芯片产出的速度分级优化结构及其进行优化的方法。
技术介绍
集成电路(integratedcircuit)是一种微型电子器件或部件。它是经过氧化、光刻、扩散、外延、蒸铝等半导体制造工艺，把构成具有一定功能的电路所需的半导体、电阻、电容等元件及它们之间的连接导线全部集成在一小块硅片上，然后焊接封装在一个管壳内的电子器件；其中所有元件在结构上已组成一个整体，使电子元件向着微小型化、低功耗、智能化和高可靠性方面迈进了一大步。集成电路具有体积小，重量轻，引出线和焊接点少，寿命长，可靠性高，性能好等优点，同时成本低，便于大规模生产。集成电路按其功能、结构的不同，可以分为模拟集成电路、数字集成电路和数/模混合集成电路三大类。随着集成电路制造工艺的不断进步，集成电路内部的晶体管尺寸越来越小，目前已经有7nm制程的集成电路诞生。晶体管尺寸的降低，意味着单位面积的芯片上可以集成更多的晶体管，同时也造成晶体管的阈值电压不断下降，即其功耗也在不断的降低。然而，由于晶体管的尺寸的减小，其制造工艺误差也越来越难以控制，尤其是在45nm制程以下，工艺误差尤为明显，已成为影响集成电路性能的一个主要因素。工艺误差主要对晶体管的阈值电压、门的长度、宽度和氧化层的厚度造成影响，在性能上主要体现为晶体管的时延会随着工艺误差的大小发生波动[1]。因为这些波动，集成电路内部的某些路径的时延也会随之发生变化，与预期设计发生偏差。如原设计集成电路的工作时钟为20ns，芯片中时延最长的路径的时延为19ns，但是由于工艺误差的影响，对于不同批次的集成电路，这条路径的时延可能是21ns，也可能是15ns，这样该集成电路工作时钟就可能是20ns以上，或者20ns以下，也就意味着同一种集成电路不同个体其运行最大运行速度是不一致的。为了更好的发挥集成电路的性能，同时提升生产厂商的利润，通常集成电路(如：微控制器，DSP，微处理器，甚至是ASIC)按照运行速度的快慢被分为若干的等级，称为速度分级(SpeedBinning)，例如，Altera的FPGA器件一般有6、7、8，三个速度等级。处于较高速度等级的集成电路，相较低速度等级而言，一般可以使生产厂商获得更多的利润。例如，最快的IntelPrescott和AMD64Venice的价格是最慢的芯片的3倍左右。也就是说，在同一批次中，处于高速度等级的集成电路的比例越高，生产厂商可获取的利润越高。因此，高效准确的对集成电路进行速度分级测试，保证没有高速度等级的集成电路被划分到低等级之中，以尽量提升高速度等级集成电路所占的比例是十分重要的。经过对现有的技术文献进行检索发现，国内外对于集成电路速度分级的研究集中在如何高效、准确、低成本的完成速度分级，主要依靠最大工作频率测试(Fmaxtest)。通常。经过对现有的技术文献进行检索发现，最大工作频率测试可以分为基于功能的测试、基于结构的测试(基于扫描链路)和基于集成电路内部传感器的测试。2006年GongM等人在Computer-AidedDesignofIntegratedCircuitsandSystems,IEEETransactions(计算机辅助设计集成电路和系统)发表了“BinningOptimizationforTransparently-LatchedCircuits(透明锁存电路的速度分级优化)”，其中提到基于功能的最大工作频率测试一般是通过不断增加集成电路的工作频率，测试其工作状态，直到芯片无法正常工作，以此获取芯片的最大工作频率。ParthBorda等人于2014年在IJRET:InternationalJournalofResearchinEngineeringandTechnology(国际工程和技术研究期刊)上发表了“LOC,LOSAndLOEsAt-SpeedTestingMethodologiesForAutomaticTestPatternGenerationUsingTransitionDelayFaultModel(LOC，LOS和LOE速度测试方法利用翻转延时故障模型来产生自动测试向量)”，展示了利用集成电路中的扫描链路来进行最大频率测试的方法。在集成电路中，某些时延很长的路径一般决定其所处的速度等级，称这些路径为关键路径。近年来，通过芯片内部可以直接测量路径或者振荡环时延的传感器，辅助进行速度分级测试逐渐开始流行起来。2009年WangXiaoxiao等人在InternationalTestConference(国际测试会议)上发表了“Anovelarchitectureforon-chippathdelaymeasurement(一种新型的芯片内部路径时延测量结构)”，提出了使用集成电路内部的结构来测量其中的关键路径的时延，以此判断集成电路的速度等级的方法。上述这些方法都集中于有效的进行速度分级，并不能将原来处于较低速度等级的集成电路提升到更高的速度等级，从而提升高性能集成电路的产出。集成电路的速度等级一般由某些关键路径决定。所谓关键路径，指的是集成电路中路径时延较大，接近所设计的系统时钟周期的路径。在集成电路制造过程中关键路径更容易受到工艺误差的影响，从而使得这些路径的时延超过预先设计的系统时钟周期，造成某些集成电路无法在预设时钟周期下工作，这些集成电路在速度分级测试中就被划分到了较低的速度等级。高性能的集成电路即同一种集成电路中处于更高速度等级的集成电路，这些集成电路能够在更高的频率下工作，运算速度相比其他的集成电路更快。
技术实现思路
本专利技术设计了一种提升高性能集成电路芯片产出的速度分级优化结构，该结构内嵌在集成电路中，能够在集成电路速度分级测试过程中将一部分处于较低速度等级的集成电路提升到更高的速度等级，从而提升高性能集成电路所占的比例，提升生产厂商的利润。所述的集成电路芯片包含N条关键路径，关键路径A、关键路径B、……及关键路径N，它们共同构成一个关键路径集合{A,B...N本文档来自技高网...

【技术保护点】
一种提升高性能集成电路产出的速度分级优化结构，该结构内嵌在集成电路中，其特征在于：集成电路芯片包含N条关键路径，关键路径A、关键路径B、……及关键路径N，它们共同构成一个关键路径集合{A,B...N}，这N条路径的时延决定了集成电路的速度等级；提升高性能集成电路产出的速度分级优化结构由N个单条路径速度分级优化结构组成，在上述的N条关键路径中每条路径都插入一个单条路径速度分级优化结构；针对集成电路中第A条关键路径插入的单条路径速度分级优化结构标记为第一个单条路径速度分级优化结构2A；针对集成电路中第B条关键路径插入的单条路径速度分级优化结构标记为第二个单条路径速度分级优化结构2B；针对集成电路中第N条关键路径插入的单条路径速度分级优化结构标记为第N个单条路径速度分级优化结构2N；单条路径速度分级优化结构2A、2B、……和2N结构是相同的，所有的单条路径速度分级优化结构共同构成集成电路芯片内部的速度分级优化结构；单条路径速度分级优化结构由速度分级检测模块、速度分级调节模块和1比特的Flash存储空间组成；速度分级检测模块检测所插入的关键路径的时延是否超过当前的时钟周期1/Fi，即所监测的关键路径是否在当前测试频率Fi下失效；若速度分级检测模块检测所插入的关键路径在Fi下失效，则速度分级检测模块同时估测此失效的路径能否通过速度分级调节模块的调节，提升到速度等级i‑1；若上述两个条件都被得到满足，即检测到某条关键路径在频率Fi下失效，且调整后能正常工作，则速度分级检测模块输出的调节信号Adapt_EN变为高电平；其中，Fi为速度等级i和速度等级i‑1之间测频率分界点，且速度等级i‑1为速度等级i的更高一级；速度分级调节模块是用来调节速度分级检测模块所定位到的在频率Fi下失效的关键路径，使其能够在Fi下正常工作；即当速度分级调节模块接收到插入到同一关键路径上的速度分级检测模块输出的高电平时，就启动对所插入关键路径的调节，使其能够在频率Fi下正常工作；1比特的Flash存储空间用来存储速度分级检测模块检测的输出，速度分级调节模块直接从Flash中读取调节信号Adapt_EN的值，以永久的将集成电路定位在提升之后的速度等级内，防止复位或者重新上电之后调节失效。...

【技术特征摘要】
1.一种提升高性能集成电路产出的速度分级优化结构，该结构内嵌在集成电路中，其特征在于：集成电路芯片包...

【专利技术属性】
技术研发人员：王晓晓，张东嵘，苏东林，谢树果，
申请(专利权)人：北京航空航天大学，
类型：发明
国别省市：北京;11