倒装芯片封装制造技术

本发明专利技术提供一种集成电路(IC)封装件，包括：第一衬底；设置在第一衬底上方的第二衬底；设置在第一与第二衬底之间的多个连接件，以电连接第一与第二衬底；设置在第一和第二衬底上方的约束层，使得在约束层与第一衬底之间形成腔体；以及设置在腔体内并且穿过约束层延伸的模塑材料。约束层具有顶面和相对的底面，并且模塑材料从约束层的顶面延伸至底面。本发明专利技术还提供了一种形成集成电路(IC)封装件的方法。

【技术实现步骤摘要】

本专利技术总体涉及半导体领域，更具体地，涉及倒装芯片的封装。
技术介绍
半导体集成电路(IC)工业经历了快速增长。IC材料和设计的技术进步产生了多代IC，其中，每一代都具有比前一代更小且更复杂的电路。在IC演进过程中，在几何尺寸(即，使用制造工艺可形成的最小组件(或线))减小的同时，功能密度(即，单位芯片面积中的互连器件的数量)已普遍增加。这种按比例缩小的工艺通常通过增加生产效率和降低相关成本来提供很多益处。这样的按比例缩小增大了处理和制造IC的复杂程度。为了实现IC处理和制造的这些进步，也需要在IC封装中有类似的发展。例如，IC芯片包括形成在诸如半导体晶圆的衬底上的半导体器件，并且包括用于对集成电路提供电接口的金属化的接触件或附接件、焊盘。用于在芯片的内部电路与诸如电路板、其他芯片或晶圆的外部电路之间提供连接的传统技术包括引线接合，其中引线用于将芯片接触焊盘连接至外部电路。已知为倒装芯片封装的较新的芯片连接技术使用沉积在IC芯片的接触焊盘上的焊料凸块将IC芯片连接至外部电路。为了将芯片安装至外部电路(如，衬底)，以倒置方式将芯片翻转并且芯片的接触焊盘与衬底上的匹配的接触焊盘对准。然后底部填充物(在芯片与衬底之间流动的粘合剂)在翻转的芯片与支撑外部电路的衬底之间流动，以完成IC器件与外部电路之间的机械和/或电互连。因为芯片直接放置在外部电路上，使得互连引线可以更短，所以形成的倒装芯片封装件比传统的基于载体的系统小得多。结果，大大降低了电感和电阻发热，使得更高速的器件成为可能。然而，由于倒装芯片封装件(诸如，例如IC芯片、衬底和底部填充物)的各组件之间固有的热膨胀系数不匹配，所以经常在倒装芯片封装件中诱生封装件高度翘曲和高热应力。这种高热应力和翘曲不仅导致芯片中的低k互连层(各层)的分层，而且还引起焊料凸块破裂，从而导致故障，使得倒装芯片封装件工作的长期可靠性劣化。
技术实现思路
根据本专利技术的一个方面，提供了一种方法，包括：提供封装衬底；将器件衬底连接至封装衬底；在封装衬底和器件衬底上方形成包括开口的约束层，其中，在约束层与封装衬底之间限定腔体；以及通过约束层的开口利用模塑材料来填充腔体。优选地，将器件衬底连接至封装衬底包括将固定在器件衬底的底面上的至少一个连接件接合至封装衬底。优选地，器件衬底的底面包括连接至至少一个连接件的至少一个微电子和/或纳米电子元件。优选地，该方法还包括：在器件衬底与约束层之间沉积界面层。优选地，界面层被配置为将器件衬底与约束层接合。优选地，模塑材料包括树脂材料和聚合物中的至少一种。优选地，该方法还包括：在大约100℃至180℃的范围内的温度下，对填充腔体的模塑材料进行固化。优选地，该方法还包括：在利用模塑材料填充腔体之后，将至少一个连接件连接至封装衬底的底面，其中，底面关于封装衬底与器件衬底相对。根据本专利技术的另一方面，提供了一种方法，包括：将器件衬底连接至封装衬底；在器件衬底和封装衬底上方形成具有开口的金属层，其中，在金属层与封装衬底之间限定腔体；以及通过开口在腔体中形成模塑材料。优选地，该方法还包括：对腔体中的模塑材料进行固化。优选地，该方法还包括：在器件衬底上直接形成界面层。优选地，将器件衬底连接至封装衬底包括将器件衬底的顶面上的连接件接合至封装衬底的上表面。优选地，模塑材料包括树脂材料和聚合物中的至少一种。优选地，金属层包括介于大约0.3mm至大约3mm范围内的厚度。根据本专利技术的又一方面，提供了一种集成电路(IC)封装件，包括：第一衬底；第二衬底，设置在第一衬底上方；多个连接件，设置在第一衬底与第二衬底之间，以电连接第一衬底与第二衬底；约束层，设置在第一衬底和第二衬底上方，使得在约束层与第一衬底之间形成腔体；以及模塑材料，设置在腔体内并且穿过约束层延伸，其中，约束层具有顶面和相对的底面，并且模塑材料从约束层的顶面延伸至底面。优选地，该封装件还包括：界面层，设置在第二衬底的顶面与约束层的底面之间。优选地，界面层被配置为将约束层与第二衬底接合。优选地，模塑材料将穿过约束层的开口流动。优选地，模塑材料包括由树脂材料和聚合物中的至少一种制成的材料。优选地，第二衬底的底面包括连接至多个连接件中的至少一个连接件的至少一个微电子和/或纳米电子元件。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。图1示出了根据本专利技术的实施例的封装半导体器件的流程图。图2A至图2F示出了根据本专利技术的一些实施例的处于各个制造阶段中的封装的半导体器件的截面图。具体实施方式以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本专利技术。当然，这些仅是实例并且不意欲限制本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本专利技术可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。现在参考图1，示出了根据本专利技术的各个方面的封装半导体器件(芯片)的方法100的流程图。方法100仅是实例，而不意欲限制本专利技术。可以在方法100之前、期间和之后提供附加的操作，并且对于该方法的附加的实施例，可以取代、省略所述的一些操作或者变换它们的顺序。下面结合图2A至图2F描述方法100，这些图以截面图的形式示出了处于各个制造阶段的半导体芯片的部分。芯片可以是在IC的处理和/或封装期间制造的中间器件或其一部分，该中间器件可以包括：SRAM和/或其他逻辑电路；无源组件，诸如电阻器、电容器和电感器；以及有源组件，诸如p型FET(PFET)、n型FET(NFET)、FinFET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极型晶体管、高压晶体管、高频晶体管、其他存储器单元和/或它们的组合。方法100开始于操作102，提供封装衬底200，继续操作104，如图2A所示，将器件衬底202连接至封装衬底200。如下文将讨论的，在一些实施例中，可以以多种方式实现封装衬底200，这些方式对于向器件衬底202提供基板(realestate)是可行的。例如，封装衬底200可以包括管芯引线框架(leadframe)、印刷电路板(PCB)、多芯片封装衬底或其他类型的衬底。还参考图2A，器件衬底202可以包括一个或多个微电子/纳米电子器件，诸如晶体管、电可编程只读存储器(EPROM)单元、电可擦除可编程只读本文档来自技高网...

【技术保护点】
一种方法，包括：提供封装衬底；将器件衬底连接至所述封装衬底；在所述封装衬底和所述器件衬底上方形成包括开口的约束层，其中，在所述约束层与所述封装衬底之间限定腔体；以及通过所述约束层的开口利用模塑材料来填充所述腔体。

【技术特征摘要】
2015.06.29 US 14/754,2601.一种方法，包括：提供封装衬底；将器件衬底连接至所述封装衬底；在所述封装衬底和所述器件衬底上方形成包括开口的约束层，其中，在所述约束层与所述封装衬底之间限定腔体；以及通过所述约束层的开口利用模塑材料来填充所述腔体。2.根据权利要求1所述的方法，其中，将所述器件衬底连接至所述封装衬底包括将固定在所述器件衬底的底面上的至少一个连接件接合至所述封装衬底。3.根据权利要求2所述的方法，其中，所述器件衬底的底面包括连接至所述至少一个连接件的至少一个微电子和/或纳米电子元件。4.根据权利要求1所述的方法，还包括：在所述器件衬底与所述约束层之间沉积界面层。5.根据权利要求4所述的方法，其中，所述界面层被配置为将所述器件衬底与所述约束层接合。6.根据权利要求1所述的方法，其中，所述模塑材料包括...

【专利技术属性】
技术研发人员：刘育志，张建国，游济阳，卢景睿，林志豪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71