半导体集成电路螺旋电感制造技术

本发明专利技术提供一种半导体集成电路螺旋电感，包括衬底、多层介质层和金属布线层，其中衬底上形成有多层介质层，且每层介质层上都形成有金属布线层，针对每层介质层，介质层上开设有螺旋状的通槽，在通槽内填充有钨金属，以在介质层中形成钨金属墙，且各个介质层中钨金属墙相互重叠，金属布线层用于连接各个介质层中的钨金属墙。本发明专利技术通过设计多层具有螺旋状钨金属墙的介质层，并使介质层之间的金属布线层将各个介质层中的钨金属墙互连，可以增大螺旋电感线圈的厚度，从而可以降低螺旋电感的线圈金属电阻损耗和趋肤效应引起的损耗，提高螺旋电感的品质因数。

【技术实现步骤摘要】

本专利技术属于半导体集成电路领域，具体涉及一种半导体集成电路螺旋电感。
技术介绍
在现有半导体集成电路多层金属布线工艺，如SiGeBiCMOS、BiCMOS或CMOS工艺中，因为射频设计和高集成度需要，常常需要兼容集成片上无源电感，为了提高这种片上无源电感性能，就需要这种电感具有较低损耗和较高的电感品质因素。然而，现有的普通半导体集成电路中无源电感的品质因素较低。
技术实现思路
本专利技术提供一种半导体集成电路螺旋电感，以解决目前半导体集成电路螺旋电感品质因数较差的问题。根据本专利技术实施例的第一方面，提供一种半导体集成电路螺旋电感，包括衬底、多层介质层和金属布线层，其中所述衬底上形成有多层介质层，且每层介质层上都形成有金属布线层，针对每层介质层，所述介质层上开设有螺旋状的通槽，在所述通槽内填充有钨金属，以便在所述介质层中形成钨金属墙，且各个介质层中钨金属墙相互重叠，所述金属布线层用于连接各个介质层中的钨金属墙。在一种可选的实现方式中，所述衬底包括多晶衬垫层和隔离深槽层，其中所述隔离深槽层上形成有所述多晶衬垫层，且在所述多晶衬垫层上形成有多层介质层。在另一种可选的实现方式中，当所述隔离深槽采用不掺杂多晶硅填充时，所述隔离深槽层中所述隔离深槽的平面形状为网格状；当所述隔离深槽采用重掺杂多晶硅填充时，所述隔离深槽层中所述隔离深槽的平面形状为由多个独立段组成的不相通的网格状或者由中心向外辐射的条状。在另一种可选的实现方式中，所述半导体集成电路螺旋电感的引入线从顶层金属布线层上与所述钨金属墙的螺旋外端对应位置处，竖直通过各层介质层和金属布线层，引入至所述多晶衬垫层上。在另一种可选的实现方式中，所述半导体集成电路螺旋电感的中心引出线从所述多晶衬垫层上与所述钨金属墙的螺旋中心端对应位置处，竖直通过各层介质层和金属布线层，从顶层金属布线层引出。在另一种可选的实现方式中，所述中心引出线引出时其路径下方的最外层介质层上的钨金属墙被去掉，且除所述顶层金属布线层外的各层金属布线层上与钨金属墙对应的螺旋状区域中，各螺旋层与螺旋中心引出线之间均不相连。在另一种可选的实现方式中，各层金属布线层上与所述钨金属墙对应的螺旋状区域中，各个螺旋层之间至少有两个螺旋层互连。本专利技术的有益效果是：1、本专利技术通过设计多层具有螺旋状钨金属墙的介质层，并使介质层之间的金属布线层将各个介质层中的钨金属墙互连，可以增大螺旋电感线圈的厚度，从而可以降低螺旋电感的线圈金属电阻损耗和趋肤效应引起的损耗，提高螺旋电感的品质因数；2、本专利技术通过设置隔离深槽层可以有效截断隔离深槽层上形成的螺旋电感产生的感应电流，降低螺旋电感的损耗，并且可以使形成的螺旋电感与半导体集成电路中各电路的集成工艺兼容；3、本专利技术通过在隔离深槽导电能力较强时，将隔离深槽的平面形状设计成不相通的网格状或者由中心向外辐射的条状，可以进一步有效截断螺旋电感产生的感应电流，从而进一步降低螺旋电感的损耗；4、本专利技术通过使半导体集成电路螺旋电感的引入线从所述顶层金属布线层上与所述钨金属墙的螺旋外端对应位置处，竖直通过各层介质层和金属布线层，引入至所述多晶衬垫层上，可以降低螺旋电感的引入电阻；5、本专利技术通过使该半导体集成电路螺旋电感的中心引出线从所述顶层金属布线层上与所述钨金属墙的螺旋中心端对应位置处引出，且当中心引出线引出，且其路径下方的最外层介质层上的钨金属墙被去掉时，除顶层金属布线层外的各层金属布线层上与钨金属墙对应的螺旋状区域中，各螺旋层与螺旋中心引出线之间均不相连，可以进一步降低螺旋电感的线圈电阻的同时不会造成电感中心引出线与电感线圈短路；6、本专利技术通过使各层金属布线层上与钨金属墙对应的螺旋状区域中，各螺旋层之间至少有两个螺旋层互连，即，使相邻钨金属墙并联，对相邻钨金属墙进行短路，可以增加螺旋电感线圈的宽度，从而进一步降低螺旋电感的线圈电阻，提高螺旋电感的品质因数。附图说明图1是本专利技术半导体集成电路螺旋电感的一个实施例剖视图；图2是本专利技术半导体集成电路螺旋电感的一个实施例剖视图与螺旋钨金属墙的对应关系示图；图3是本专利技术半导体集成电路螺旋电感中隔离深槽的一个平面图形示意图；图4是本专利技术半导体集成电路螺旋电感中隔离深槽的另一个平面图形示意图；图5是本专利技术半导体集成电路螺旋电感中隔离深槽的又一个平面图形示意图；图6是本专利技术半导体集成电路螺旋电感的另一个实施例剖视图；图7是本专利技术半导体集成电路螺旋电感的又一个实施例剖视图与螺旋钨金属墙的对应关系示意图。具体实施方式为了使本
的人员更好地理解本专利技术实施例中的技术方案，并使本专利技术实施例的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术实施例中技术方案作进一步详细的说明。在本专利技术的描述中，除非另有规定和限定，需要说明的是，术语“连接”应做广义理解，例如，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，也可以通过中间媒介间接相连，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。本专利技术实施例中该半导体集成电路螺旋电感可以包括衬底、多层介质层和金属布线层，其中所述衬底上形成有多层介质层，且每层介质层上都形成有金属布线层，针对每层介质层，所述介质层上开设有螺旋状的通槽，在所述通槽内填充有钨金属，以在所述介质层中形成钨金属墙，且各个介质层中钨金属墙相互重叠，所述金属布线层用于连接各个介质层中的钨金属墙。本实施例中，所述衬底可以包括多晶衬垫层和隔离深槽层，其中所述隔离深槽层上形成有所述多晶衬垫层，且在所述多晶衬垫层上形成有多层介质层。其中，当所述隔离深槽采用不掺杂多晶硅填充时，所述隔离深槽层中所述隔离深槽的平面形状为网格状；当所述隔离深槽采用重掺杂多晶硅填充时，所述隔离深槽层中所述隔离深槽的平面形状为由多个独立段组成的不相通的网格状或者由中心向外辐射的条状。以半导体集成电路螺旋电感兼容0.35μmSiGeBiCMOS钨塞工艺且具有4层介质层和4层金属布线层为例来说明本实施例。需要注意的是，以下提到的0.35μmSiGeBiCMOS工艺中关于隔离深槽工艺、多晶硅工艺、钨塞工艺、多层CMP金属布线工艺将被视为众所周知的行业通行成熟技术，实施例主要说明本专利技术技术方案与现有0.35μmSiGeBiCMOS隔离深槽工艺、多晶硅工艺、钨塞工艺、多层CMP金属布线工艺中不同的技术方案特点。应该理解，本专利技术的具体实施方式不仅限于以下描述的形成方式。具体地，参见图1所示，在形成半导体集成电路螺旋电感时可以包括以下工艺步骤：1)在通用0.35μmSiGeBiCMOS工艺位于衬底8的场区上，用通用兼容工艺形成隔离深槽6，从而形成隔离深槽层。本专利技术通过设置隔离深槽层可以有效截断隔离深槽层上形成的螺旋电感产生的感应电流，降低螺旋电感的损耗，并且可以使形成的螺旋电感与半导体集成电路中各电路的集成兼容。其中，当隔离深槽6的导电能力较弱，诸如隔离深槽6由不掺杂多晶硅填充，或者其侧壁上将会形成有氧化层或者氮化层时，其平面形状可以为连通的网格状，如图3所示。当隔离深槽6的导电能力较强，诸如隔离深槽6由重掺杂多晶硅填充时，其平面形状可以是由多个独立段组成的不相通的网格状(如图4所示)或者由中心向外辐射的条状(由图5所示)。本专利技术通过在隔离深槽导电能力本文档来自技高网...

【技术保护点】
一种半导体集成电路螺旋电感，其特征在于，包括衬底、多层介质层和金属布线层，其中所述衬底上形成有多层介质层，且每层介质层上都形成有金属布线层，针对每层介质层，所述介质层上开设有螺旋状的通槽，在所述通槽内填充有钨金属，以在所述介质层中形成钨金属墙，且各个介质层中钨金属墙相互重叠，所述金属布线层用于连接各个介质层中的钨金属墙。

【技术特征摘要】
1.一种半导体集成电路螺旋电感，其特征在于，包括衬底、多层介质层和金属布线层，其中所述衬底上形成有多层介质层，且每层介质层上都形成有金属布线层，针对每层介质层，所述介质层上开设有螺旋状的通槽，在所述通槽内填充有钨金属，以在所述介质层中形成钨金属墙，且各个介质层中钨金属墙相互重叠，所述金属布线层用于连接各个介质层中的钨金属墙。2.根据权利要求1所述的半导体集成电路螺旋电感，其特征在于，所述衬底包括多晶衬垫层和隔离深槽层，其中所述隔离深槽层上形成有所述多晶衬垫层，且在所述多晶衬垫层上形成有多层介质层。3.根据权利要求2所述的半导体集成电路螺旋电感，其特征在于，当所述隔离深槽采用不掺杂多晶硅填充时，所述隔离深槽层中所述隔离深槽的平面形状为网格状；当所述隔离深槽采用重掺杂多晶硅填充时，所述隔离深槽层中所述隔离深槽的平面形状为由多个独立段组成的不相通的网格状或者由中心向外辐射的条状。4....

【专利技术属性】
技术研发人员：谭开洲，崔伟，杨永晖，朱坤峰，张霞，黄东，钱呈，梁柳洪，汪璐，张静，陈俊，韩卫敏，吴雪，刘娇，
申请(专利权)人：中国电子科技集团公司第二十四研究所，
类型：发明
国别省市：重庆;50