降低沟槽型VDMOS的导通电阻的方法技术

本发明专利技术实施例提供一种降低沟槽型VDMOS的导通电阻的方法。该方法包括：在N型浓衬底的N型外延层中形成沟槽；在包括沟槽的N型外延层的表面生长栅氧化层，并在栅氧化层上沉积多晶硅，多晶硅填满沟槽；保留沟槽中距离沟槽底部第一预定距离的多晶硅，第一预定距离小于沟槽的深度；在N型外延层中形成体区和源区；在沟槽上端沟槽侧壁的栅氧化层和N型外延层上表面的栅氧化层上沉积介电层，介电层填满沟槽上端沟槽；保留沟槽中的介电层和栅氧化层；沉积金属形成源极金属和漏极金属。本发明专利技术实施例通过增大源极金属与源区的接触面积，减小了源区接触电阻，从而减小了沟槽型VDMOS的导通电阻。

Method for reducing on resistance of trench type VDMOS

The embodiment of the invention provides a method for reducing the on resistance of the groove type VDMOS. The method includes forming a trench in the epitaxial layer of N thick N substrate; growing a gate oxide layer on the surface of the N epitaxial layer including a trench, and deposited on the gate oxide layer of polysilicon, polysilicon fill the groove; the bottom of the trench to retain a first predetermined distance from the polysilicon trench, the trench is smaller than the first predetermined distance depth; the formation of body region and the source region in N epitaxial layer; a gate oxide layer on the surface of the gate oxide layer and N epitaxial layer on the side wall of the trench trench is deposited on the dielectric layer, the dielectric layer fills the trenches at the upper end of the groove; retained in the trench dielectric layer and a gate oxide layer; deposited metal form the source and drain metal metal. The embodiment of the invention reduces the contact resistance of the source area by increasing the contact area between the source metal and the source region, thereby reducing the on resistance of the trench type VDMOS.

【技术实现步骤摘要】

本专利技术实施例涉及半导体芯片制造工艺领域，尤其涉及一种降低沟槽型VDMOS的导通电阻的方法。
技术介绍
沟槽型垂直双扩散金属氧化物半导体晶体管(Vertical Double Diffusion Metal Oxide Semiconductor，简称VDMOS)是通过源和体离子注入的纵向扩散距离差来形成沟道，它广泛应用于开关电源和同步整流领域。如图1所示，沟槽型VDMOS的导通电阻由7个部分组成：源区接触电阻21、源区体电阻22、沟道电阻23、积累区电阻24、耗尽区电阻25、衬底电阻26和漏极接触电阻27。由于金属层31与源区8的接触面积30较小，造成源区接触电阻21较大，导致沟槽型VDMOS的导通电阻较大。
技术实现思路
本专利技术实施例提供一种降低沟槽型VDMOS的导通电阻的方法，以降低沟槽型VDMOS的导通电阻。本专利技术实施例的一个方面是提供一种降低沟槽型VDMOS的导通电阻的方法，包括：在N型浓衬底的N型外延层中形成沟槽；在包括所述沟槽的N型外延层的表面生长栅氧化层，并在所述栅氧化层上沉积多晶硅，所述多晶硅填满所述沟槽；保留所述沟槽中距离沟槽底部第一预定距离的多晶硅，并将剩余的所述多晶硅刻蚀掉以露出所述沟槽上端沟槽侧壁的栅氧化层和所述N型外延层上表面的栅氧化层，所述第一预定距离小于所述沟槽的深度；在所述N型外延层中形成体区和源区；在所述沟槽上端沟槽侧壁的栅氧化层和所述N型外延层上表面的栅氧化层上沉积介电层，所述介电层填满所述沟槽上端沟槽；保留所述沟槽中的介电层和栅氧化层，并将剩余的介电层和栅氧化层腐蚀掉，以露出所述源区和所述体区；在所述源区、所述体区，以及所述沟槽中保留的介电层和栅氧化层的上表面沉积金属形成源极金属，在所述N型浓衬底的下表面沉积金属形成漏极金属。本专利技术实施例提供的降低沟槽型VDMOS的导通电阻的方法，通过腐蚀介电层和栅氧化层，将源区上表面的介电层和栅氧化层全部腐蚀掉，在源区上表面沉积金属形成源极金属时，增大了源极金属与源区的接触面积，减小了源区接触电阻，从而降低了沟槽型VDMOS的导通电阻。附图说明图1为现有技术中沟槽型VDMOS的剖面示意图；图2为本专利技术另一实施例提供的降低沟槽型VDMOS的导通电阻的方法流程图；图3-15为本专利技术实施例执行过程中沟槽型VDMOS的剖面示意图。具体实施方式图2为本专利技术实施例提供的降低沟槽型VDMOS的导通电阻的方法流程图。本专利技术实施例通过提高金属层与源区的接触面积来减小源区接触电阻，提供降低沟槽型VDMOS的导通电阻的方法，该方法的具体步骤如下：步骤S101、在N型浓衬底的N型外延层中形成沟槽；所述在N型浓衬底的N型外延层中形成沟槽包括：在N型浓衬底的N型外延层上表面生成二氧化硅层；对部分所述二氧化硅层进行光刻、刻蚀处理以露出所述N型外延层，剩余的二氧化硅层与露出的N型外延层之间形成窗口；沿着所述窗口刻蚀所述露出的N型外延层以形成沟槽，并去掉所述剩余的二氧化硅层形成包括所述沟槽的N型外延层。如图3所示，N型外延层2在N型浓衬底1的上面，在N型外延层2的
上表面生成二氧化硅层3，二氧化硅层3具体通过低压化学气相沉积形成。如图4所示，对二氧化硅层3的中间区域进行光刻、刻蚀处理，露出该中间区域下方的N型外延层2，剩余的二氧化硅层3和露出的N型外延层2之间形成窗口40。在图4的基础上，沿着窗口40向下刻蚀露出的N型外延层2，形成沟槽4，并去掉剩余的二氧化硅层3得到如图5所示的沟槽型VDMOS的剖面示意图，形成包括沟槽4的N型外延层2。步骤S102、在包括所述沟槽的N型外延层的表面生长栅氧化层，并在所述栅氧化层上沉积多晶硅，所述多晶硅填满所述沟槽；在沟槽4的沟槽表面和露出的N型外延层2的上表面生长栅氧化层5，并在栅氧化层5上沉积多晶硅6，得到如图6所示的沟槽型VDMOS的剖面示意图，多晶硅6填满沟槽4，。步骤S103、保留所述沟槽中距离沟槽底部第一预定距离的多晶硅，并将剩余的所述多晶硅刻蚀掉以露出所述沟槽上端沟槽侧壁的栅氧化层和所述N型外延层上表面的栅氧化层，所述第一预定距离小于所述沟槽的深度；所述沟槽中保留的多晶硅的上表面距离所述沟槽的开口0.4～0.6微米。如图7所示，保留沟槽4中距离沟槽底部第一预定距离的多晶硅6，即保留沟槽4中靠近沟槽底部的一部分多晶硅6，将剩余的多晶硅6刻蚀掉以露出沟槽4上端沟槽侧壁70的栅氧化层5和N型外延层2上表面的栅氧化层5，第一预定距离小于沟槽4的深度。沟槽4中保留的多晶硅6的上表面距离沟槽4的开口0.4～0.6微米。步骤S104、在所述N型外延层中形成体区和源区；所述在所述N型外延层中形成体区和源区包括：通过所述N型外延层上表面的栅氧化层向所述N型外延层注入P型离子形成所述体区；将所述体区中与所述栅氧化层相邻的预定区域作为所述源区，并向所述源区注入N型离子。如图8所示，通过N型外延层2上表面的栅氧化层5向N型外延层2注入P型离子形成体区7。如图9所示，将体区7中与栅氧化层5相邻的预定区域作为源区8，并
向源区8注入N型离子。步骤S105、在所述沟槽上端沟槽侧壁的栅氧化层和所述N型外延层上表面的栅氧化层上沉积介电层，所述介电层填满所述沟槽上端沟槽；在图9基础上，在沟槽4上端沟槽侧壁70的栅氧化层5和N型外延层2上表面的栅氧化层5上沉积介电层9得到如图10所示的沟槽型VDMOS的剖面示意图，本专利技术实施例中介电层9的厚度为8000～20000埃，介电层9填满沟槽4上端沟槽。所述在所述沟槽上端沟槽侧壁的栅氧化层和所述N型外延层上表面的栅氧化层上沉积介电层，所述介电层填满所述沟槽上端沟槽之后，还包括：对所述介电层进行化学机械研磨处理，以使所述沟槽上方的介电层平坦。所述化学机械研磨处理之前的介电层厚度为8000～20000埃，所述化学机械研磨处理之后的介电层厚度为4000埃。对图10所示的厚度为8000～20000埃的介电层9进行化学机械研磨处理，研磨到4000埃，使沟槽4上方的介电层平坦得到如图11所示的沟槽型VDMOS的剖面示意图。步骤S106、保留所述沟槽中的介电层和栅氧化层，并将剩余的介电层和栅氧化层腐蚀掉，以露出所述源区和所述体区；所述保留所述沟槽中的介电层和栅氧化层包括：保留所述沟槽中全部的介电层和栅氧化层，且所述沟槽中保留的介电层上表面、保留的栅氧化层上表面和所述沟槽的开口在同一平面；或者保留所述沟槽中距离所述多晶硅上表面第二预定距离的介电层，所述第二预定距离小于所述沟槽的开口到所述多晶硅上表面的距离，且所述沟槽中保留的介电层上表面与保留的栅氧化层上表面在同一平面，所述沟槽中保留的介电层上表面距离所述沟槽的开口0.2～0.3微米。如图12所示，保留沟槽4中全部的介电层9和栅氧化层5，保留的介电层9上表面、保留的栅氧化层5上表面和沟槽4的开口在同一平面，并将剩余的介电层9和栅氧化层5腐蚀掉，以露出源区8和体区7。如图13所示，保留沟槽4中距离多晶硅6上表面第二预定距离的介电层9，第二预定距离小于沟槽的开口到多晶硅6上表面的距离，且沟槽4中保留的介电层9上表面与保留的栅氧化层5上表面在同一平面，沟槽4中保留的
介电层9上表面距离沟槽4的开口0.2～0.3微米。将剩余的介电层9和栅氧化层本文档来自技高网...

【技术保护点】
一种降低沟槽型VDMOS的导通电阻的方法，其特征在于，包括：在N型浓衬底的N型外延层中形成沟槽；在包括所述沟槽的N型外延层的表面生长栅氧化层，并在所述栅氧化层上沉积多晶硅，所述多晶硅填满所述沟槽；保留所述沟槽中距离沟槽底部第一预定距离的多晶硅，并将剩余的所述多晶硅刻蚀掉以露出所述沟槽上端沟槽侧壁的栅氧化层和所述N型外延层上表面的栅氧化层，所述第一预定距离小于所述沟槽的深度；在所述N型外延层中形成体区和源区；在所述沟槽上端沟槽侧壁的栅氧化层和所述N型外延层上表面的栅氧化层上沉积介电层，所述介电层填满所述沟槽上端沟槽；保留所述沟槽中的介电层和栅氧化层，并将剩余的介电层和栅氧化层腐蚀掉，以露出所述源区和所述体区；在所述源区、所述体区，以及所述沟槽中保留的介电层和栅氧化层的上表面沉积金属形成源极金属，在所述N型浓衬底的下表面沉积金属形成漏极金属。

【技术特征摘要】
1.一种降低沟槽型VDMOS的导通电阻的方法，其特征在于，包括：在N型浓衬底的N型外延层中形成沟槽；在包括所述沟槽的N型外延层的表面生长栅氧化层，并在所述栅氧化层上沉积多晶硅，所述多晶硅填满所述沟槽；保留所述沟槽中距离沟槽底部第一预定距离的多晶硅，并将剩余的所述多晶硅刻蚀掉以露出所述沟槽上端沟槽侧壁的栅氧化层和所述N型外延层上表面的栅氧化层，所述第一预定距离小于所述沟槽的深度；在所述N型外延层中形成体区和源区；在所述沟槽上端沟槽侧壁的栅氧化层和所述N型外延层上表面的栅氧化层上沉积介电层，所述介电层填满所述沟槽上端沟槽；保留所述沟槽中的介电层和栅氧化层，并将剩余的介电层和栅氧化层腐蚀掉，以露出所述源区和所述体区；在所述源区、所述体区，以及所述沟槽中保留的介电层和栅氧化层的上表面沉积金属形成源极金属，在所述N型浓衬底的下表面沉积金属形成漏极金属。2.根据权利要求1所述的方法，其特征在于，所述保留所述沟槽中的介电层和栅氧化层包括：保留所述沟槽中全部的介电层和栅氧化层，且所述沟槽中保留的介电层上表面、保留的栅氧化层上表面和所述沟槽的开口在同一平面；或者保留所述沟槽中距离所述多晶硅上表面第二预定距离的介电层，所述第二预定距离小于所述沟槽的开口到所述多晶硅上表面的距离，且所述沟槽中保留的介电层上表面与保留的栅氧化层上表面在同一平面，所述沟槽中保留的介电层上表面距离所述沟槽的开口0.2～0.3微米。3.根据权利要求2所述的方法，其特征在于，所述在N型浓衬底的N型外延层中形成沟槽包括：在N型浓衬底的N型外延层上表面生成二氧化硅层；对部分所述二氧化硅层进行光刻、刻蚀处理以露出所述N型外延层，剩余的二氧化硅层与露出的N型外延层之间形成窗口；沿着所述窗口刻蚀所述露出的N型外延层以形成沟槽，并去掉所述剩余
\t的二氧化硅层形成包括所述沟槽的N型外延层。4.根据权利要求3所述的方法，其特征在于，所述在所述N型外延层中形成体区和源区包括：通...

【专利技术属性】
技术研发人员：闻正锋，邱海亮，马万里，赵文魁，
申请(专利权)人：北大方正集团有限公司，深圳方正微电子有限公司，
类型：发明
国别省市：北京;11