存储装置及其制造方法制造方法及图纸

本发明专利技术公开了一种具有一个或多个区块的多个存储单元的三维阵列。区块包括多个层，这些层包括多个半导体条，这些半导体条自一半导体接触垫延伸。设置这些层以使得半导体条形成多个半导体条叠层以及多个半导体接触垫的一半导体接触垫叠层。并且，多个选择栅极结构设置于半导体条叠层上，且位于半导体条上的半导体接触垫和存储单元之间。再者，这些选择栅极结构中的不同者将半导体条叠层中的不同的半导体条耦合在这些层中的半导体接触垫上。更进一步，一辅助栅极结构设置在半导体条叠层之上，且位于选择栅极结构和半导体接触垫叠层之间。

【技术实现步骤摘要】

本专利技术涉及一种叠层晶体管结构，例如可用于高密度的三维存储装置，且涉及一种应用此种结构的存储装置。
技术介绍
三维(3D)存储装置的特征在于具有多层结构，且各层可包括多个存储单元的一平面阵列。对于特定的三维叠层存储装置而言，多个主动层可包括多个有源条，依有源条的材料可配置为存储单元的位线或字线，并叠层成彼此间隔开来的脊形(ridge-like)结构。这些主动层可以由掺杂(P型或n型)或未掺杂的半导体材料制成。在这种三维存储装置中，多个存储单元可以设置在叠层的位线或字线以及与其交叉的字线或位线的多个交叉点(cross-point)上，以形成一个三维存储阵列。如上所述的存储装置记载在美国专利第2012/0182806号公开案中，其申请日为2011年4月1日，专利技术名称为“具有交错记忆串配置及串选择结构的3D存储阵列的存储器结构(Memory Architecture of 3D Array With Alternating Memory String Orientation and String Select Structures)”，专利技术人为陈士弘与吕函庭；以及美国专利第8,363,476号公开案，其申请日为2011年1月19日，专利技术名称为“存储装置、其制造方法与操作方法(Memory Device，Manufacturing Method And Operating Method Of The Same)”，专利技术人为陈士弘与吕函庭。以上两美国专利为本申请案的受让人所共同拥有且在此做为参照(incorporated by reference)并全文引用。上述例子中，有源条(active strips)耦合于各层的接触垫(pad)。接触垫配置成阶梯式(stairstep)结构以提供多个着陆区(landing area)至多个层间导体(interlayer conductor)上。特别对于大型阵列，接触垫的电阻可能相对较高，因而减缓装置的操作。并且，跨过阵列而至各个有源条的多个电流路径可能彼此不同，使得控制电路(control circuitry)及感应电路(sensing circuitry)更为复杂。图1表示一种三维与非门快闪存储装置100的透视图，其在做为参照并全文引用于此，美国专利第8,503,213B2号案中对其进行了描述。如图1所示的装置100包括交错设置的半导体条和绝缘条的多个叠层。附图中移除了绝缘材料以暴露出更多结构，举例而言，移除了叠层中位于半导体条之间以及半导体条叠层之间的绝缘条。四个半导体接触垫102B、103B、104B及105B位于由多个主动层所形成的叠层的近端(proximal end)上，而四个半导体接触垫112A、113A、114A及115A位于叠层的远端(distal end)上。然而，主动层及对应的半导体接触垫的数目可以延伸至任意的N层，其中N是大于1的整数。如图所示，三维半导体装置包括以绝缘材料间隔开的多个有源条(例如102、103、104、105)构成的多个叠层。半导体接触垫(例如102B、103B、104B及105B)作为(terminate)对应的多个主动层中的多个有源条的终点。如上所述，半导体接触垫102B、103B、104B及105B电性耦合于多个主动层，以连接于解码电路以在阵列中选择层。半导体接触垫102B、103B、104B及105B可以在主动层图案化时一并图案化，可能的例外情况是用作层间导体(interlayer connector)的连通柱(via)。所述的例子中，各个有源条包括一半导体材料以适于作为一通道区。这些条为脊形(ridge-like)并沿Y轴延伸，如此一来有源条102、103、104、105可以作为多个主体，这些主体包括多个快闪存储单元串的多个通道区，例如是在多个水平(horizontal)与非门串构造中。所述的例子中，存储材料层152涂布多个有源条构成的多个叠层，而在其他实施例中，存储材料层152涂布多个有源条的至少一边侧壁上。在其他实施例中，有源条可以作为垂直与非门串构造的字线。所述的例子中，有源条构成的各叠层的一端终止于半导体接触垫，而另一端终止于一源极线。因此，有源条102、103、104、105的近端终止于半导体接触垫102B、103B、104B和105B，而通过栅极选择线127后的远端终止于源极线端(119)。有源条112、113、114、115的远端终止于半导体接触垫112A、113A、114A和115A，而通过栅极选择线126后靠近有源条的近端终止于源极线端(例如是源极线128)。在如图1所示的例子中，多个导体125-1到125-N正交配置在多个有源条构成的多个叠层上。多个导体125-N在由多个叠层所定义出的多个沟槽(trench)中具有与多个有源条构成的叠层共形的多个表面，并且叠层上的有源条102、103、104、105的侧面和导体125-1到125-N(例如是字线或源极选择线)交叉点定义出介面区的多层阵列。如图所示，一硅化物层(例如是硅化钨、硅化钴、硅化钛或硅化镍)154可以形成在导体(例如是字线或源极选择线)的顶表面上。装置100的一种实施方式中，一多层阵列形成在一绝缘层上，且包括共形于多个叠层的多个字线(导体125-1、...、125-N)。这些叠层包括多个半导体条112、113、114、115位于多层平面中。如图1所示，应用于双数存储页数的字线从整体结构的后面到前面的标号从导体121-1增加到125-N，而针对单数存储页数，字线从整体结构的后面到前面的标号从导体125-N减少到121-1。一存储材料层设置于半导体条112～115和102～105的表面以及字线(导体125-1～125-N)的交叉点的介面区域处。类似于字线，接地选择线(GSL)126和127共形于多个叠层。位线和串选择线形成于金属层ML1、ML2和ML3处。位线耦合于一平面解码器(图中未示出)。串选择线耦合于一串选择线解码器(图中未示出)。接地选择线126、127的栅极结构的图案化可以在定义字线(导体125-1～125-N)的同一个步骤中一起进行。接地选择装置形成于介于多个叠层的平面和接地选择线126、127的栅极结构之间的交叉点处。串选择线(SSL)栅极结构119和109的图案化可以在定义字线125-1～125-N的同一个步骤中一起进行。串选择装置形成于介于多个叠层的平面和串选择线栅极结构119和109之间的交叉点处。这些装置耦合于解码电路，用以选择阵列中特定叠层中的串。根据实施的方式，记忆材料层152可以包括多层介电电荷储存结构，例如如共同拥有的美国专利第14/309,622号申请案所述，该案件内容将全文引用本文中。举例来说，一个多层电荷储存结构包括一个隧隧穿层、一电荷捕捉层和一阻隔层(blocking layer)，隧穿层包括一氧化硅，电荷捕捉
层包括一氮化硅，阻隔层包括一氧化硅。在一些实施例中，介电电荷储存层中的隧隧穿层可以包括具有厚度小于2纳米的一第一氧化硅层、具有厚度小于3纳米的一氮化硅层及具有厚度小于3纳米的一第二氧化硅层。在其他实施例中，存储材料层152可以仅包括一个电荷捕捉层，而不包括任何隧穿层或阻隔层。本文档来自技高网...

【技术保护点】
一种存储装置，包括：多个存储单元的一三维阵列，该三维阵列具有一个或多个区块(block)，这些区块包括：多个层，这些层包括多个半导体条，这些半导体条自一半导体接触垫延伸，设置这些层以使得这些半导体条形成多个半导体条叠层以及多个该半导体接触垫的一半导体接触垫叠层；多个选择栅极结构，设置在这些半导体条叠层上，且位于这些半导体条上的该半导体接触垫和这些存储单元之间，这些选择栅极结构中的不同者将这些半导体条叠层中的不同的这些半导体条与这些层中的这些半导体接触垫耦合；以及一辅助栅极结构，设置在这些半导体条叠层上，且位于这些选择栅极结构和该半导体接触垫叠层之间。

【技术特征摘要】
1.一种存储装置，包括：多个存储单元的一三维阵列，该三维阵列具有一个或多个区块(block)，这些区块包括：多个层，这些层包括多个半导体条，这些半导体条自一半导体接触垫延伸，设置这些层以使得这些半导体条形成多个半导体条叠层以及多个该半导体接触垫的一半导体接触垫叠层；多个选择栅极结构，设置在这些半导体条叠层上，且位于这些半导体条上的该半导体接触垫和这些存储单元之间，这些选择栅极结构中的不同者将这些半导体条叠层中的不同的这些半导体条与这些层中的这些半导体接触垫耦合；以及一辅助栅极结构，设置在这些半导体条叠层上，且位于这些选择栅极结构和该半导体接触垫叠层之间。2.如权利要求1所述的存储装置，其中这些半导体接触垫包括多个着陆区，用于多个层间导体，且该存储装置还包括多个开口位于该半导体接触垫叠层中，这些开口提供多个连通柱(via)以连接这些着陆区在这些半导体接触垫上以上覆(overlie)这些层间导体。3.如权利要求2所述的存储装置，还包括多个区域位于这些着陆区中，这些区域的掺杂浓度高于这些半导体接触垫中的多个其他区域的掺杂浓度。4.如权利要求1所述的存储装置，其中这些半导体条包括多个与非门串通道，且该存储装置还包括多个字线，这些字线上覆这些半导体条叠层，这些字线包括多个垂直栅极结构位于这些半导体条叠层之间。5.如权利要求1所述的存储装置，其中该辅助栅极结构包括一导体，上覆这些半导体条叠层，多个垂直栅极结构位于这些半导体条叠层之间，
\t且该存储装置还包括一介质电荷储存层，该介质电荷储存层设置为一栅极介电层并位于这些垂直栅极结构和这些半导体条之间。6.如权利要求1所述的存储装置，其中该辅助栅极结构包括一导体，上覆这些半导体条叠层，多个垂直栅极结构位于这些半导体条叠层之间，且该存储装置还包括一栅极介电层，该栅极介电层位于这些垂直栅极结构和这些半导体条之间。7.如权利要求1所述的存储装置，其中该辅助栅极结构的至少一侧以一栅极介电层和这些半导体接触垫分隔开来，且在偏压下可在这些半导体接触垫的一侧诱发一反转通道。8.如权利要求1所述的存储装置，其中该辅助栅极结构设置在这些半导体条叠层上，且位于这些选择栅极结构之间。9.如权利要求1所述的存储装置，还包括一个或多个侧向辅助栅极结构，连接至这些选择栅极结构。10.一种存储装置的制造方法，包括：形成多个存储单元的多个层，这些层包括多个半导体条，这些半导体条自一半导体接触垫延伸，设置这些层以使得这些半导体条形成多个半导体条叠层以及多个该半导体接触垫的一半...

【专利技术属性】
技术研发人员：吕函庭，陈威臣，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71