宽度可调的非交叠信号电路及系统技术方案

本发明专利技术提供一种宽度可调的非交叠信号电路及系统，其中电路包括：主控制信号输入端、第一反相器、两信号输出电路、延迟逻辑单元和偶数个信号输出端，信号输出电路包括依次串联的与非门和反相器组；第一信号输出电路的与非门的第一输入端连接第二信号输出电路的反相器组的输出端，第二信号输出电路的与非门的第一输入端连接第一信号输出电路的反相器组的输出端。本发明专利技术的一种宽度可调的非交叠信号电路及系统可以实现宽范围可调节的非交叠信号，且不需要内部集成电容，也不需要外接电容负载，具有结构简单、体积小、控制简单易于实现、易于多通道集成和开发成本低的优点。

【技术实现步骤摘要】

本专利技术涉及微电子
，尤其涉及一种宽度可调的非交叠信号电路及系统。
技术介绍
随着集成电路的快速发展，集成化水平越来越高，芯片的小型化，低成本是芯片发展的趋势。请参阅图1的一种传统的非交叠信号电路，利用第一反相器2、与非门301和第二反相器302构成的延时回路，产生的延时非常有限。在例如大功率电源管理类芯片开关控制电路，芯片内部开关管本身尺寸非常大，开关控制时序延时值有时非常大，如果使用传统的电路，想获得微秒级甚至毫秒级的延时，这样的电路显然不适合，即使满足条件也需要非常多的电容电阻，面积的牺牲直接带来成本的提高，并且延迟的精度不能任意控制。
技术实现思路
针对上述现有技术中的不足，本专利技术提供一种宽度可调的非交叠信号电路及系统，可以实现宽范围可调节的非交叠信号，且不需要内部集成电容，也不需要外接电容负载，具有结构简单、体积小、控制简单易于实现、易于多通道集成和开发成本低的优点。为了实现上述目的，本专利技术提供一种宽度可调的非交叠信号电路，包括：一主控制信号输入端；一第一反相器，所述第一反相器的输入端连接所述主控制信号输入端；两信号输出电路，所述信号输出电路包括依次串联的一与非门和一反相器组，所述反相器组包括至少一第二反相器；第一所述信号输出电路的所述与非门的第一输入端连接第二所述信号输出电路的所述反相器组的输出端，第二所述信号输出电路的所述与非门的第一输入端连接所述第一信号输出电路的所述反相器组的输出端；所述第一信号输出电路的所述与非门的第二输入端连接所述第一反相器的输出端；所述第二信号输出电路的所述与非门的第二输入端连接所述主控制信号输入端；一延迟逻辑单元，所述延迟逻辑单元连接于所述两信号输出电路，用于根据外部输入的一时延控制信号调节两所述信号输出电路产生的电路信号的时延；以及偶数个信号输出端，所述信号输出端位置对应地成对设置于两所述信号输出电路上。优选地，所述延迟逻辑单元包括两触发器，所述触发器分别通过所述触发器的第一输入端和所述触发器的输出端串联于两所述信号输出电路上；两所述触发器的第二输入端连接同一延迟控制输入，接收所述时延控制信号。优选地，两所述触发器的第三输入端连接同一复位信号输入。优选地，所述触发器采用D触发器。优选地，所述反相器组包括四个第二反相器。优选地，当所述反相器组包括复数个第二反相器时，所述触发器串联于两相邻所述第二反相器之间。本专利技术提供一种宽度可调的非交叠信号电路系统，包括复数个基于本专利技术所述的宽度可调的非交叠信号电路；所有的所述延迟逻辑单元连接同一所述延迟控制输入。优选地，所有的所述延迟逻辑单元连接同一所述复位信号输入。本专利技术由于采用了以上技术方案，使其具有以下有益效果：与非门和第二反相器配合实现一个逻辑反馈回路，实现传统的非交叠时钟电路，通过在电路回路中串联一个外部控制的延迟逻辑单元来控制电路延迟时间，从而生成不同宽度延时的非交叠信号，且不需要内部集成大电容和外接负载电容，只要简单的对延迟模块进行触发控制，如边沿触发或者电平触发等方式，即可实现任意非交叠宽度的信号，同时本专利技术具有很强的扩展性，实现多个通道控制共用同一个延迟控制输入，简化设计的复杂度，用户集成时变得非常简单，并且基本上不增加芯片的复杂度，有效地减小芯片面积，降低开发成本。附图说明图1为现有的非交叠信号电路结构示意图；图2为本专利技术实施例的宽度可调的非交叠信号电路的结构示意图；图3为本专利技术实施例的宽度可调的非交叠信号电路的控制信号与部分信号输出端的信号的时序波形对比图；图4为本专利技术实施例的宽度可调的非交叠信号电路系统的结构示意图；图5为本专利技术实施例的宽度可调的非交叠信号电路系统的控制信号与输出端信号的对比图；图6为本专利技术实施例的宽度可调的非交叠信号电路系统的复位信号、控制信号和部分信号输出端的信号的时序波形对比图。具体实施方式下面根据附图2-6，给出本专利技术的较佳实施例，并予以详细描述，使能更好地理解本专利技术的功能、特点。请参阅图2，本专利技术的一种宽度可调的非交叠信号电路，包括：一主控制信号输入端1、一第一反相器2、两信号输出电路31、32、延迟逻辑单元4和四个信号输出端51、52、53、54，信号输出端51、52、53、54位置对应地成对设置于两信号输出电路31、32上，其中第一反相器2输出端连接第一信号输出电路31，主控制信号输入端1分别连接第一反相器2的输入端和第二信号输出电路32，延迟逻辑单元4连接两信号输出电路31、32。信号输出电路31、32包括依次串联的一与非门301和一反相器组，本实施例中，反相器组包括四个串联的第二反相器302，在其他实施例中第二反相器302的个数可根据需要调整，个数不限；第一信号输出电路31的与非门301的第一输入端连接第二信号输出电路32的反相器组的输出端，第二信号输出电路32的与非门301的第一输入端连接第一信号输出电路31的反相器组的输出端；第一信号输出电路31的与非门301的第二输入端连接第一反相器2的输出端；第一信号输出电路31的与非门301的第二输入端连接第一反相器2输出端；第二信号输出电路32的与非门301的第二输入端连接主控制信号输入端1。延迟逻辑单元4用于根据外部输入的一时延控制信号Delay_ctrl调节两信号输出电路31、32产生的电路信号的时延，其由外部输入的延控制信号Delay_ctrl进行控制，延迟逻辑单元4由外部输入时延控制信号Delay_ctrl进行控制，主控制信号PULSE/CLK不变时，延控制信号Delay_ctrl改变不影响电路输出状态。当主控制信号PULSE/CLK发生变化时，触发延迟逻辑单元4后输出响应变化，当主控制信号PULSE/CLK不变时，触发延迟逻辑单元4后输出响应不变。其利用触发使其输入信号传输到输出端，完成控制输入到输出的响应。延迟逻辑单元4包括两触发器41，本实施例中，触发器41采用D触发器，在其他实施例中，触发器41也可采用边沿触发器、电平触发器、锁存器，JK触发器，RS触发器等具有触发输出与保持功能的元件，例如：D触发器的控制信号由低到高变化，这时D触发器的输出会采样输入值，并一直保持着，直到下一次D触发器控制信号再次从低到高。两触发器41分别串联于两信号输出电路31、32上的两相邻第二反相器302之间且位置对应，在其他实施例中两触发器41可连接于两信号输出电路31、32上的任一对应位置。D触发器的D端连接前一第二反相器302的输出端；D触发器的Q端连接后一第二反相器302的输入端；两D触发器的CLK端连接同一延迟控制输入42，接收时延控制信号Delay_ctrl；两D触发器的R端连接同一复位信号输入43接收复位信号NRST，D触发器复位后输出逻辑1或0。本专利技术中与非门301和第二反相器302配合实现一个逻辑反馈回路，实现传统的非交叠时钟电路，通过在电路回路中串联一个外部控制的延迟逻辑单元4来控制电路延迟时间，从而生成不同宽度延时的非交叠信号。对于非交叠延时宽度要求非常大的性能电路，传统方式会使用非常大的电容，获得毫秒级甚至更大的延时是很困难的。而本专利技术的一种宽度可调的非交叠信号电路实现简单，不需要内部集成大电容和外接负载电容，只要简单的对延迟模块进行触发控制，如边沿触发或者电平触发等方式，即可实现任意非本文档来自技高网...

【技术保护点】
一种宽度可调的非交叠信号电路，其特征在于，包括：一主控制信号输入端；一第一反相器，所述第一反相器的输入端连接所述主控制信号输入端；两信号输出电路，所述信号输出电路包括依次串联的一与非门和一反相器组，所述反相器组包括至少一第二反相器；第一所述信号输出电路的所述与非门的第一输入端连接第二所述信号输出电路的所述反相器组的输出端，第二所述信号输出电路的所述与非门的第一输入端连接所述第一信号输出电路的所述反相器组的输出端；所述第一信号输出电路的所述与非门的第二输入端连接所述第一反相器的输出端；所述第二信号输出电路的所述与非门的第二输入端连接所述主控制信号输入端；一延迟逻辑单元，所述延迟逻辑单元连接于所述两信号输出电路，用于根据外部输入的一时延控制信号调节两所述信号输出电路产生的电路信号的时延；以及偶数个信号输出端，所述信号输出端位置对应地成对设置于两所述信号输出电路上。

【技术特征摘要】
1.一种宽度可调的非交叠信号电路，其特征在于，包括：一主控制信号输入端；一第一反相器，所述第一反相器的输入端连接所述主控制信号输入端；两信号输出电路，所述信号输出电路包括依次串联的一与非门和一反相器组，所述反相器组包括至少一第二反相器；第一所述信号输出电路的所述与非门的第一输入端连接第二所述信号输出电路的所述反相器组的输出端，第二所述信号输出电路的所述与非门的第一输入端连接所述第一信号输出电路的所述反相器组的输出端；所述第一信号输出电路的所述与非门的第二输入端连接所述第一反相器的输出端；所述第二信号输出电路的所述与非门的第二输入端连接所述主控制信号输入端；一延迟逻辑单元，所述延迟逻辑单元连接于所述两信号输出电路，用于根据外部输入的一时延控制信号调节两所述信号输出电路产生的电路信号的时延；以及偶数个信号输出端，所述信号输出端位置对应地成对设置于两所述信号输出电路上。2.根据权利要求1所述的宽度可调的非交叠信号电路，其特征在于，所述延迟逻辑单元包括两触发器，所述...

【专利技术属性】
技术研发人员：汪明亮，覃荣华，解永生，周磊磊，唐洪莹，刘建坡，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，
类型：发明
国别省市：上海;31